TSMC Technology Symposium 2024

Introductie, A16-chips en flexibele nanosheets

TSMC hield onlangs weer zijn jaarlijkse Technology Symposium in Schiphol bij Amsterdam. De chipmaker presenteerde daar als vanouds de technieken die het bedrijf de komende jaren gaat inzetten om nog snellere en efficiëntere chips te produceren voor zijn klanten, waaronder bedrijven als AMD, Apple, Nvidia en Qualcomm vallen.

Dit jaar deelde TSMC voor het eerst details over zijn productieprocessen onder de 2nm. Het bedrijf zet ook hard in op chiplets en '3d-packaging', waarmee meerdere chips op elkaar gestapeld kunnen worden binnen één werkend geheel. Bovendien bouwt het een hoop nieuwe fabrieken om de vraag naar chips bij te kunnen benen, waaronder in Duitsland. Tweakers was aanwezig bij TSMC's Europese evenement en zet de aankondigingen uiteen.

TSMC Europe Technology Symposium 2024 - C.C. Wei — C.C. Wei, de ceo van TSMC, tijdens het Technology Symposium bij Amsterdam. Bron: TSMC

TSMC gaat de 2nm voorbij met A16-procedé

Misschien wel de grootste aankondiging van TSMC's Technology Symposium van dit jaar, was die van zijn A16-procedé. Hiermee gaat de chipmaker voor het eerst de '2nm' voorbij: de 'A' staat voor ångström, wat neerkomt op 0,1nm. A16 wordt daarmee in de tweede helft van 2026 op de markt gebracht als een '1,6nm'-procedé.

A16 zal opnieuw gebruikmaken van de gate-all-aroundtransistors, ook wel nanosheets genoemd, die TSMC voor het eerst introduceert in zijn 2nm-familie. Anders dan finfets, bevatten deze siliciumkanaaltjes die aan alle vier de kanten worden omhuld door de gate. In de praktijk betekent dit dat nanosheettransistors betere controle hebben over de zogeheten kortekanaaleffecten. Zo kunnen transistors verder worden verkleind, zonder dat dingen als lekstromen voor problemen zorgen. Tweakers sprak eerder met Belgische onderzoeksinstelling imec over toekomstige transistorsoorten en hun voordelen, waarbij ook de nanosheettransistor uitgebreid aan bod kwam.

Backsidepowerdelivery met TSMC's Super Power Rails-techniek

TSMC's A16-node brengt enkele grote wijzigingen met zich mee ten opzichte van de N2-procedés die het bedrijf daarvoor op de markt brengt. De grootste toevoeging is het gebruik van backsidepowerdelivery. De naam verklapt eigenlijk al wat dat inhoudt: het verplaatst de stroomvoorziening van chips van de voorkant naar de achterkant.

Dat brengt verschillende voordelen met zich mee ten opzichte van de huidige implementatie met stroomvoorziening aan de voorkant. Dat komt vooral door ruimtebesparing. Naast het stroomvoorzieningsnetwerk zitten ook de signaalverwerkingsverbindingen op de bovenkant van een chip. Naarmate transistors worden verkleind, zitten die twee elkaar steeds meer in de weg. Door de stroomvoorziening naar de achterkant te verplaatsen, komt aan de voorkant meer ruimte vrij voor signaalverwerkingsroutes. Zo kunnen chipmakers hun transistors nog verder verkleinen. Bovendien blijkt de stroomvoorziening aan de achterkant in het algemeen ook efficiënter.

Verschillende chipmakers werken aan hun implementatie van backsidepowerdelivery. Intel komt dit jaar nog met de PowerVia-techniek als onderdeel van zijn 20A-procedé. Ook Samsung wil dit op termijn gaan toepassen. Nu deelt dus ook TSMC meer details over zijn implementatie, die het Super Power Rails noemt.

Er zijn verschillende manieren om stroomnetwerken naar de achterkant van een chip te verplaatsen. Imec toonde eerder buried power rails, een relatief simpele implementatie waarbij het stroomvoorzieningsnetwerk aan de achterkant van de wafer wordt geplaatst. Deze worden vervolgens met losse stroomrails verbonden, die weer in verbinding staan met een standaardcel, oftewel een groepje transistors. Het nadeel daarvan is dat een klein deel van de stroomvoorziening nog steeds vanaf de bovenkant moet gebeuren. Intels implementatie, PowerVia, staat direct vanaf de zijkant in verbinding met de cel en heeft dus geen verbinding vanaf de bovenkant nodig. Dat zorgt voor meer ruimtevoordelen, maar gaat ook gepaard met een hogere complexiteit.

Met TSMC's Super Power Rails gaat de chipmaker naar eigen zeggen nog een stapje verder. Hiermee staat de stroomvoorziening vanaf de achterkant direct in verbinding met de individuele transistor zelf. Dat levert de meeste voordelen op op het gebied van ruimtebesparing, maar het is ook de duurste en ingewikkeldste variant om te implementeren.

A16 krijgt betere prestaties, maar gebruikt nog geen high-NA-euv

Dat maakt, samen met verdere verbeteringen in het A16-procedé, dat de nieuwe node volgens TSMC acht tot tien procent beter presteert dan N2P bij hetzelfde stroomgebruik. Als de prestaties hetzelfde blijven, is A16 zelfs vijftien tot twintig procent energiezuiniger. De transistordichtheid wordt met zeven tot tien procent opgehoogd. A16 wordt volgens TSMC, mede door het gebruik van Super Power Rails, een procedé dat gebruikt zal worden voor high-end chips, bijvoorbeeld voor datacenters, met complexe stroomvoorzieningsnetwerken.

Het bedrijf zal voor chipproductie op A16 nog niet overstappen op ASML's volgende generatie high-NA-machines. Kevin Zhang, senior vicepresident of business development bij TSMC, bevestigt dat tegenover onder andere Tweakers. "We maken voor A16 gebruik van nanosheets, net als op 2nm. Onze bestaande euv-tools zouden dat moeten ondersteunen. Wanneer high-NA een rol gaat spelen, hangt af van waar de optimale balans tussen techniek en economie zit", vertelt Zhang, doelend op de kosten die met high-NA gepaard gaan. "Ik hou van de mogelijkheden van high-NA, maar ik hou niet van het prijskaartje", grapt Zhang later. TSMC legt tijdens zijn evenement ook de nadruk op het belang van 'voorspelbaarheid' voor zijn klanten. Een te snelle introductie van high-NA is mogelijk geen goed idee.

Na A16 staat A14, oftewel 1,4nm, op de roadmap, zo bevestigt Kevin Zhang tegenover journalisten. TSMC deelt daar echter nog geen concrete details over. Het is niet bekend of deze node wél gebruik gaat maken van high-NA-euv. Ook is onduidelijk wanneer de A14-massaproductie begint. Aangezien A16 in de tweede helft van 2026 wordt geïntroduceerd, zal dat vermoedelijk ergens in 2027 of 2028 gebeuren.

Andere procedés: N2-updates, goedkopere 4nm-chips en meer

TSMC deelt verder enkele nieuwe details over zijn 2nm-plannen. Het bedrijf had vorig jaar al meer details bekendgemaakt, maar komt nu met enkele updates. Zo is er een opvallende update: de eerdergenoemde backsidepowerdelivery zou al geïntroduceerd worden in de N2P-node, die op de planning stond voor 2026. Dat wordt nu opgeschoven naar A16, die overigens rond dezelfde tijd moet verschijnen. Het N2P-procedé komt nog wel beschikbaar, maar behoudt de stroomvoorziening aan de voorkant. Kevin Zhang geeft in reactie op vragen van Tweakers aan dat de introductie van backsidepowerdelivery is opgeschoven vanwege de geavanceerde implementatie waar het bedrijf voor heeft gekozen.

TSMC N2 nanosheet — Een nanosheettransistor. Bron: TSMC

De Taiwanese chipmaker deelt daarnaast enkele nieuwe details over de komende 2nm-familie. Met de N2-procedés maakt TSMC voor het eerst gebruik van de eerdergenoemde nanosheettransistors. Die brengen, zoals gezegd, verschillende voordelen met zich mee die het mogelijk maken om transistors verder te verkleinen. Ze bieden echter nog een voordeel, dat chipontwerpers in staat stelt om hun processors beter te optimaliseren. De siliciumkanaaltjes van nanosheettransistors zijn namelijk 'flexibel'.

Door hun omvang kunnen chipmakers deze kanalen, die in verbinding staan met de source en drain, aanpassen wat breedte betreft. Brede kanalen presteren beter, maar gaan gepaard met een hoger stroomgebruik en mogelijk meer kortekanaaleffecten als lekstromen. Smallere kanalen gebruiken minder stroom en hebben een betere offstatecontrole, maar presteren wat minder goed.

TSMC gaat, samen met zijn N2-nodes, een NanoFlex-systeem introduceren. Dat stelt TSMC-klanten in staat om verschillende kanaaltjes te combineren op een enkele chip. Het maakt de N2-nodes beter te optimaliseren voor bepaalde doeleinden. Neem een Arm-soc voor smartphones als voorbeeld. Dergelijke chips bestaan vaak uit een combinatie van krachtige Big-cores en energiezuinige Little-cores. De snellere Big-cores kunnen met Nanoflex worden opgebouwd uit transistors met brede kanalen voor betere prestaties, terwijl de zuinige Little-cores gebruik kunnen maken van dunne kanaaltjes voor een betere efficiëntie. Een combinatie van dunne en brede kanalen kunnen snelheidsverbeteringen van 15 procent opleveren bij dezelfde transistordichtheid, claimt TSMC.

Verder komt TSMC met een nieuwe versie van zijn 4nm-procedé, genaamd N4C, oftewel N4 Compact. Deze node wordt gebaseerd op het bestaande N4P, maar zal volgens de chipmaker goedkoper te produceren zijn. De fabrikant bereikt dat door de 'standaardcellen' en het sram van N4C opnieuw te ontwerpen om het productieproces te versimpelen. Daarbij zijn minder maskers nodig om chips op N4C te produceren, waardoor de productiekosten worden verlaagd. Volgens de chipmaker gaat het om een kostenreductie van maximaal 8,5 procent.

TSMC deelt weinig concrete details over N4C. Het is bijvoorbeeld niet bekend wat de prestaties zijn ten opzichte van N4P, waarop de nieuwe node dus is gebaseerd. TSMC zegt wel dat 'alle ontwerpinfrastructuur' van N4P hergebruikt kan worden bij het ontwerpen van N4C-chips. Kevin Zhang bevestigt na vragen van Tweakers dat het mogelijk is om N4P-ontwerpen over te zetten naar het goedkopere N4C-procedé. De massaproductie op N4C begint volgend jaar.

Gestapelde waferscaleprocessors, grotere interposers en siliconfotonica

TSMC kondigde tijdens zijn Technology Symposium ook meerdere nieuwe packagingtechnieken aan. Bij packaging worden losse chipdies omhuld in een package, waardoor ze daadwerkelijk kunnen functioneren. Chippackaging wordt echter in toenemende mate gebruikt om meerdere dies te combineren tot één geheel, vooral nu de wet van Moore vertraagt en het traditioneel verkleinen van transistors steeds lastiger wordt. Chipmakers passen packagingtechnieken toe om meerdere processorchips te combineren tot één chip, zoals Apple met zijn M2 Ultra-soc, die in feite twee aan elkaar geplakte M2 Max-chips is.

Waferscalechips nu ook gestapeld

Sommige chipmakers gaan nog een stap verder, in de vorm van waferscaleprocessors. Daarbij wordt een groot aantal chips met elkaar gecombineerd op een wafer, om zo gezamenlijk één gigantische chip met een diameter van 30cm te vormen. TSMC biedt een dienst voor het produceren van waferscalechips al sinds 2020 aan. Bedrijven maakten eerder al gebruik van TSMC's techniek daarvoor, genaamd InFO-SoW. Zo laat fabrikant Tesla zijn Dojo-datacenterchip door TSMC maken. Dat is een combinatie van 25 dies die in een 5x5-raster op een wafer zijn gezet.

Waferscaleprocessors hebben meerdere voordelen. Doordat deze bestaan uit meerdere chips die dicht bij elkaar worden geplaatst, hebben ze een lage latency bij communicatie tussen verschillende cores. In een systeem met meerdere losse chips zou die communicatie langzamer gaan, doordat ze dan verder van elkaar verwijderd zijn. Over het algemeen presteren waferscaleprocessors ook erg goed en gebruiken ze relatief weinig stroom vergeleken met een systeem bestaande uit meerdere losse chips. Daartegenover staat dat het ontwikkelen en produceren van waferscaleprocessors erg complex en daardoor kostbaar is.

TSMC gaat daar nu een stap verder in. De chipmaker denkt dat waferscalechips steeds vaker gebruikt zullen worden, voornamelijk in datacenters. Niet alleen dat, volgens het bedrijf zullen de ook de eisen van deze chips veranderen door de opkomst van AI en de groeiende populairiteit van gestapeld HBM-geheugen. De chipmaker gaat daarom nóg complexere waferscaletechnieken aanbieden.

Daarmee kunnen dit soort gigachips voortaan verticaal boven op elkaar gestapeld worden. Met deze techniek, genaamd CoW-SoW, kunnen fabrikanten bijvoorbeeld geheugenchips of meer logictransistors, die gebruikt worden voor bijvoorbeeld cpu's, boven op een waferscaleprocessor stapelen. De fabrikant spreekt voor nu vooral over de integratie van toekomstig HBM4-geheugen, dat steeds meer aan populariteit wint voor datacentergebruik.

Momenteel zijn waferscaleprocessors vooral afhankelijk van on-die geheugen, met doorgaans een lage capaciteit, of extern geheugen zoals DDR5 met een grote capaciteit, maar een relatief kleine bandbreedte. HBM-geheugen combineert de voordelen van extern en on-die geheugen, en CoW-SoW maakt het mogelijk om dit geheugentype ook te gebruiken voor waferscaleprocessors. In de toekomst kan deze techniek overigens ook gebruikt worden om meer logictransistors, die gebruikt worden voor bijvoorbeeld cpu-cores, boven op een waferscaleprocessor te stapelen met meer rekenkracht. Volgens TSMC is CoW-SoW in 2027 gereed voor massaproductie.

Giga-interposers met 8x de reticlelimiet

TSMC komt verder met een nieuwere versie van zijn CoWoS-techniek. Dat is de naam die TSMC hanteert voor zijn packagingtechnieken rondom zogeheten interposers. Je kunt interposers zien als plakjes silicium die als een soort brug dienen tussen meerdere chips of chiplets. Chipmakers als TSMC plaatsen verschillende van dergelijke chiplets direct boven op de interposer. Door de interposer lopen dan weer onderlinge verbindingen tussen deze chips. Dat maakt het mogelijk om de chips of chiplets dicht op elkaar te plaatsen met een hogere verbindingsdichtheid, wat dan weer zorgt voor een hogere bandbreedte en lagere latency voor communicatie tussen de chips.

Interposers stellen chipfabrikanten ook in staat om grotere chips te ontwerpen dan fysiek mogelijk is bij een 'monolithisch' ontwerp. Deze grotere chips bestaan dan uit meerdere kleinere dies die met elkaar in verbinding staan via de interposer. Losse chips hebben een praktische limiet voor hoe groot ze kunnen zijn: ongeveer 858mm². Interposers kunnen gebruikt worden om die limiet te overschrijden, wat in de praktijk vooral interessant is voor krachtige datacenterchips. Nvidia's nieuwe B200-AI-gpu bestaat bijvoorbeeld uit twee losse chips, die ieder de genoemde reticlelimiet aantikken. AMD's MI300X-datacenterchip bestaat ook uit meerdere chiplets en HBM-geheugenmodules die op een interposer gecombineerd worden tot één geheel.

Momenteel levert TSMC interposers van maximaal 2831mm², wat neerkomt op ongeveer 3,3 keer de limiet van een enkele chip. De volgende generatie, die in 2026 verschijnt, heet CoWoS-L en biedt een interposer die 5,5 keer groter is dan de reticlelimiet, oftewel 4719mm². Daarmee kunnen fabrikanten meerdere chips en tot twaalf HBM-geheugenmodules integreren op de interposer. Een jaar later, in 2027, verschijnt nog een nieuwe versie van CoWoS. Interposers in die serie bieden 6864mm² aan ruimte voor chiplets en HBM-modules, wat neerkomt op 8x de reticlelimiet. TSMC toont een voorbeeld van een chip met vier grote chips, twaalf HBM-modules aan de zijkanten en nog extra I/O-dies aan de boven- en onderkant van de interposer.

Siliconfotonica moeten voor hogere bandbreedtes tussen systemen zorgen

Verder komt TSMC met details over zijn roadmap voor siliconfotonica. Dergelijke technieken zullen op termijn gebruikt worden om meerdere systemen of zelfs chips met elkaar te verbinden. Door het gebruik van licht, vergelijkbaar met glasvezel, zijn fors hogere bandbreedtes mogelijk dan met traditionelere verbindingsvormen op basis van koper. Fotonica zal vermoedelijk dan ook een grote rol gaan spelen in datacenters en supercomputers, waar het combineren van systemen gemeengoed is en hoge bandbreedtes van wereldbelang zijn.

TSMC biedt al langer fotonica aan, maar gaat die op termijn ook integreren op de package. De chipmaker introduceert hiervoor Coupe, oftewel Compact Universal Photonic Engine. Deze techniek moet in de komende jaren stapsgewijs steeds complexere technieken voor optische verbindingen mogelijk maken. De chipmaker heeft drie Coupe-generaties op de planning staan, die gaandeweg steeds dichter op zijn chips komen te staan en daarmee ook steeds hogere bandbreedtes mogelijk moeten maken.

De eerste generatie van TSMC's Coupe-techniek bestaat uit een aansluitbaar apparaat op basis van de OSFP-connector, die al veel wordt gebruikt voor netwerkswitches in datacenters. TSMC zegt dat deze plug in eerste instantie al bandbreedtes van 1,6Tbit/s mogelijk moet maken, wat fors meer is dan bij bestaande koperverbindingen. Deze variant komt volgend jaar beschikbaar. Met de tweede generatie wordt Coupe geïntegreerd op een substraat met TSMC's CoWoS-packagingtechniek. Het maakt optische verbindingen op moederbordniveau mogelijk met bandbreedtes tot 6,4Tbit/s en een lagere latency ten opzichte van de eerste generatie. Deze Coupe-versie verschijnt in 2026.

Tot slot toont TSMC details van zijn derde generatie Coupe, die zich momenteel nog in de 'pathfinding'-ontwikkelingsfase bevindt en dus nog even op zich laat wachten. Hierbij worden Coupe-verbindingen op een CoWoS-interposer geplaatst. Daarmee staan ze direct in verbinding met afzonderlijke chips, anders dan bij de eerste twee generaties. Het is de geavanceerdste fotonicatechniek die TSMC op zijn openbare roadmap heeft staan en maakt volgens de chipmaker bandbreedtes tot 12,8Tbit/s mogelijk. Wanneer deze generatie beschikbaar komt, is nog niet bekendgemaakt door TSMC.

TSMC's verwachtingen voor de chipsector, uitbreiding in Duitsland

Na een paar zware jaren in de chipsector, met een dalende vraag en overtollige voorraden, zien chipmakers nu weer een voorzichtig herstel. Zo ook TSMC; de chipmaker verwacht komend jaar een voorzichtig herstel, met grote langetermijngroei in het vooruitzicht. Dit is deels gedreven door de snelle opkomst van AI en de gigantische vraag naar snelle datacenterchips die daarmee gepaard gaat.

Concreet verwacht TSMC dit jaar 'gemengd momentum' na een terugval van acht procent in 2023. De vraag naar chips voor AI-toepassingen zal komend jaar erg sterk zijn; TSMC verwacht in die productgroep een groei van tweeënhalf keer ten opzichte van vorig jaar. In de overige sectors zal dat vermoedelijk minder zijn. Voor chips voor pc's en smartphones voorspelt TSMC een 'mild herstel' in 2024, met een groei van 1 tot 3 procent ten opzichte van 2023. De vraag naar automotivechips zal 'zacht' zijn, met een verwachte krimp van 3 procent tot hooguit een bescheiden groei van één procent.

TSMC Europe Technology Symposium 2024 — Bron: TSMC

Langetermijngroei en nieuwe chipfabrieken

Over het algemeen voorziet TSMC dat de chipsector de komende jaren flink gaat groeien. De sector is momenteel al ruim 600 miljard dollar waard, maar dat gaat volgens het bedrijf uitgroeien tot een biljoen dollar tegen het einde van dit decennium. De Taiwanese chipfabrikant schaart zich met die voorspelling achter onder andere ASML, die precies hetzelfde voorspelt.

Mede daardoor is het bedrijf momenteel bezig met grootschalige uitbreidingen. Het bedrijf bouwt de meeste fabrieken doorgaans in thuisbasis Taiwan, zoals het nu doet met twee nieuwe fabs voor de productie van 2nm-chips. De laatste tijd heeft TSMC ook meerdere fabrieken buiten Taiwan aangekondigd. De fabrikant opende begin dit jaar zijn eerste fabriek in Japan en kondigde onlangs ook een tweede Japanse fabriek aan. In de Verenigde Staten worden drie geavanceerde chipfabrieken neergezet voor 3nm- en 2nm-chips.

Ook Europa krijgt een fabriek van TSMC, specifiek in Duitsland. Europa is een belangrijk gebied voor TSMC, zo benadrukt het bedrijf tijdens zijn Technology Symposium. De fabrikant had vorig jaar 3,7 miljard dollar omzet in de EMEA-regio, die bestaat uit Europa, het Midden-Oosten en Afrika. Overigens is dat een relatief bescheiden bedrag vergeleken met de wereldwijde omzet van TSMC, die in 2023 een kleine 60 miljard dollar bedroeg.

TSMC's plannen voor een Duitse chipfabriek

Het logo van ESMC, het bedrijf van TSMC
dat chips gaat produceren in Dresden.
Bron: TSMC

De bouw van TSMC's Europese fabriek moet in het vierde kwartaal van dit jaar beginnen, zo bevestigde TSMC tijdens zijn Technology Symposium bij Amsterdam. De fabriek, waar al jaren over wordt gesproken, wordt vooral gericht op chipproductie voor automakers en industriële toepassingen. TSMC zegt er 22nm- en 12nm-chips te gaan bakken. De massaproductie moet in 2027 beginnen.

De fabriek wordt overigens niet alleen door TSMC neergezet. Het bedrijf richt daarvoor een joint venture op: European Semiconductor Manufacturing Company, oftewel ESMC. Deze onderneming, waarvan TSMC deze week het logo onthulde tegenover journalisten, wordt gesteund door Bosch, Infineon en NXP. Zij krijgen ieder een aandeel van 10 procent in de joint venture, overigens zonder zeggenschap.

Met de fabriek is een investering van 10 miljard euro gemoeid. TSMC legt daarvoor 3,5 miljard euro in, terwijl de drie partnerbedrijven ieder 500 miljoen euro investeren. De overige 5 miljard euro wordt gefinancierd met subsidies van de Duitse overheid. Die subsidie moet overigens nog wel goedgekeurd worden door de Europese Commissie. Kevin Zhang zegt tegen journalisten dat het bedrijf er vertrouwen in heeft dat die goedkeuring er gaat komen.

Locatie TSMC-fabriek in Dresden. Bron: picture alliance / Getty Images — Een leeg veld op het Duitse industrieterein waar TSMC een chipfabriek wil bouwen. Op de achtergrond is een fabriek van Bosch te zien.
Bron: picture alliance / Getty Images

Nog geen plannen voor geavanceerde productie in Europa, hoewel dat niet volledig wordt uitgesloten

TSMC introduceert steeds vaker geavanceerde procedés die geoptimaliseerd zijn voor de auto-industrie. Zo komt het bedrijf met N6A, N5A en N3A. Die zijn respectievelijk gebaseerd op TSMC's 6nm-, 5nm- en 3nm-nodes, maar zijn dan specifiek aangepast aan de behoeften van automotivechips, onder meer op het gebied van betrouwbaarheid. De gedachte daarachter is dat autofabrikanten steeds vaker geavanceerde chips zullen gebruiken, bijvoorbeeld in zelfrijdende auto's of voor infotainmentsystemen.

Er zijn voorlopig nog geen plannen om die geavanceerdere nodes naar Europa te brengen, hoewel TSMC dat ook niet uitsluit voor de toekomst. "We hebben geen timelines", geeft Kevin Zhang aan na een vraag van Tweakers. "Het hele idee [van deze Europese fabriek] is de productiecapaciteit dichter naar onze klanten brengen. Dus het hangt af van hun behoeften en hoe de toekomst zich ontwikkelt. Laten we eerst beginnen met 22nm en daarna 12nm. Daarna zien we wel verder."

Zhang benadrukt in zijn antwoord wel dat TSMC voortdurend nieuwe fabrieken bouwt. Hij verwees daarbij naar de uitbreidingen in Japan. Die begonnen met een fabriek voor 22nm-chips, maar inmiddels is duidelijk dat TSMC ook een tweede Japanse chipfabriek gaat neerzetten voor chipproductie op 6- en 7nm-nodes. Hoewel de komst van geavanceerde chipproductie in Europa dus niet is uitgesloten, heeft TSMC daar nog geen concrete plannen voor.