TSMC Technology Symposium 2020

Scaling, co-design en nieuwe materialen

Roadmaps en scaling

Tijdens zijn jaarlijkse Technology Symposium, dit keer wegens corona uiteraard virtueel gehouden, deelde TSMC zijn roadmaps voor de komende generaties producten. Aangezien TSMC zelf tijdens zijn 33-jarige bestaan nog geen eindproduct heeft gemaakt, is TS 2020 bedoeld voor de klanten die door de chipfabrikant worden bediend. Onder meer AMD, Apple en binnenkort ook Intel kloppen bij het Taiwanese bedrijf aan om hun chips te laten maken. TSMC produceerde in 2019 het equivalent van twaalf miljoen 300mm-wafers en leverde chips aan bijna vijfhonderd afnemers. Daaronder vind je onder meer alle Ryzen-processors van AMD en de socs in de recente Apple-line-up. Het adagium dat je maar beter kunt opletten wat 's werelds grootste speler doet, gaat in dit geval dus zeer zeker op: de roadmap vertelt hoeveel meer zuinigheid en kracht je van toekomstige chips mag verwachten.

Ook voor TSMC geldt dat transistorscaling steeds moeilijker is; de stappen naar kleinere nodes en hogere dichtheden van steeds kleinere transistors worden steeds lastiger te zetten. Dat hebben we vooral gezien bij Intel, dat erg veel moeite had om de stap na 14nm te zetten. Desalniettemin is het huidige 7nm-procedé, waarvan het gros van de ons bekende klanten zich bedient, al opgevolgd door een verbeterde versie daarvan en ook 5nm-chips zijn beschikbaar. We kijken welke varianten TSMC op die nodes beschikbaar heeft en welke nodes in de nabije toekomst beschikbaar zullen zijn.

Scaling is echter lang niet meer voldoende om aan de vraag naar complexere chips te voldoen, reden voor TSMC om dieper in te gaan op de technieken die de prestaties van chips moeten verbeteren en het energiegebruik moeten terugdringen. We gaan in op die co-designopties om chips in de hoogte én breedte te combineren en ten slotte stippen we de nieuwe materialen aan die klanten voor hun TSMC-chips kunnen gebruiken.

Nodes: van 7 naar 2 'nanometer'

Laten we eerst afspreken dat het gebruik van 'nanometer' in bovenstaande paginatitel de enige keer is dat we een node equivalent stellen aan nanometers, want zoals bekend is dat al jaren niet meer het geval. De N7-, N5- en N3-aanduidingen die hier volgen, zijn namen voor de nodes die TSMC hanteert; met pitches of andere dimensies van de logic-transistors van die nodes hebben ze niets te maken.

Met dat uit de weg heeft TSMC al geruime tijd, sinds 2018, de N7-node in productie. Zoals dat gaat met nieuwe nodes en nieuwe procedés, begint dat met de eerste tape-outs, gevolgd door risk production en als alles goed loopt, volume production. N7 zit al lang en breed in die volumeproductiefase en TSMC pocht dan ook met maar liefst 1 miljard werkende dies die op de N7-node zijn geleverd, met de eerder genoemde AMD en Apple als grote klanten. De productie van de leading-edgenodes vindt plaats in Gigafabs, waarvan er vier operationeel zijn en een nieuwe gebouwd wordt voor N3. Fab 15 levert N7, Fab 18 levert beperkt N5 en uiteraard worden nog volop chips op grotere nodes geproduceerd. Dat is immers stukken goedkoper voor de klant.

Node	Performancewinst (bij gelijk vermogen)	Energiegebruik (bij gelijke prestaties)	Dichtheid	Productiestart	Euv?
N7 (vs. N10)	+20%	-40%	1,6x	2018	nee
N7+ (vs. N7)	+15%	-30%	1,2x	2019	ja, 4 lagen
N7P (vs. N7)	+7%	-10%	1,0x	2019	nee
N6 (vs. N7)	onbekend	onbekend	~1,2x	2020	ja, 5 lagen
N5 (vs. N7)	+15%	-30%	1,8x	2020	ja, 11-13 lagen
N5P (vs. N5)	+5%	-10%	1,0x	2021	ja, onbekend
N4	onbekend	onbekend	onbekend	2022	ja, onbekend
N3 (vs. N5)	+10-15%	-25-40%	1,7x	2022	ja, onbekend

De verschillen tussen de verschillende nodes: de aangegeven delta's zijn met de generatie ervoor (cijfers onder voorbehoud)

N7 bestaat uit twee smaken: eentje met en een zonder gebruik van euv. De eerste is N7FF en levert sinds 2018 wafers in volume. N7+ of N7FF+ is de euv-smaak die voor een paar lagen, vier naar verluidt, van euv-lithografie gebruikmaakt. Van de euv-loze N7 bestaat inmiddels ook een verbeterde versie, N7P, die echter wat specificaties betreft identiek is. Wel zouden chips zuiniger of sneller zijn dankzij verbeteringen in de feol en mol, afkortingen voor de front-end of the line en middle of the line, respectievelijk de transistorproductie en de verbinding van die transistors met de metalen interconnects. Dat levert onder meer een iets lager verbruik en iets hogere prestaties, maar vergt geen nieuw ontwerp, zoals N7+ wel nodig heeft.

Naast de drie N7-smaken is N6 beschikbaar, dat volledig compatibel zou zijn met N7, maar iets meer lagen euv-lithografie gebruikt. Dat reduceert het aantal maskers dat voor multipatterning met duv nodig is, en levert accuratere resultaten en dus hogere yields op. Veel informatie over N6 gaf TSMC echter niet.

Iets meer informatie over de opvolger van de N7-node, de N5-node, gaf het bedrijf wel. Niet zo lang geleden werd bekend dat een van de eerste high profile-klanten voor die node Apple wordt, dat zijn volgende generatie A14-soc op TSMC's N5 laat maken. Voor N5 wordt intensiever gebruikgemaakt van euv, maar voor hoeveel lagen dat precies is, is onbekend. Wel zou N5 flink hogere transistordichtheden mogelijk maken en bij gelijkblijvend vermogen ongeveer 15 procent meer prestaties dan N7 bieden, of 30 procent minder vermogen vragen voor dezelfde prestaties.

Ook voor N5 is een verbeterde versie in ontwikkeling, die analoog aan de N7-node N5P heet. Met de reguliere N5-node die nu ramping is naar volume-manufacturing, moet N5P in de loop van 2021 volgen. Een van de eerste klanten voor dat procedé zou NXP worden, dat N5P-chips voor automotivetoepassingen gaat inzetten. Details over die chips gaf NXP niet echt, maar de chips zouden voor autonome voertuigen worden ingezet om meer 'edge'-rekenkracht te bieden. N5P zou weer 5 of 7 procent sneller zijn dan N5, of 10 tot 15 procent zuiniger.

Voor het laatste kwartaal van 2021, met verwachte massaproductie in 2022, staat een verbeterde versie, analoog aan de N6-node, op de planning, die N4 heet. Ook voor deze stap zouden geen nieuwe ontwerpen gemaakt hoeven worden en zouden designs dankzij hergebruik van ip eenvoudig gemigreerd kunnen worden. N4 moet weer verbeteringen in transistordichtheid, prestaties en verbruik opleveren, maar cijfers daarover gaf TSMC niet. Wel zou de node, gezien de belofte van een reductie in het aantal benodigde maskers, weer intensiever gebruikmaken van euv-lithografie.

De laatste node waar TSMC naar vooruitblikte, is de N3-node. Net als alle voorgaande nodes maakt ook deze node nog gebruik van finfet-transistors. TSMC ziet blijkbaar nog geen noodzaak lastiger te produceren alternatieve transistors als gate-all-aroundtransistors of bijvoorbeeld nanosheets voor N3 te introduceren. N3 moet ongeveer gelijktijdig met N4 opschalen, met een verwachte riskproductie in de loop van 2021 en volumeproductie in de tweede helft van 2022. Volgens TSMC maakt N3 een volledige stap ten opzichte van N5; het zou geen zogenoemde half-node worden. De verwachte verbeteringen zouden ongeveer 10 tot 15 procent voor de prestaties bedragen en 25 tot 30 procent voor vermogen; de logicdichtheid zou met 1,7x schalen.

Co-design: de breedte of de hoogte in

Het principe van co-design, waarbij het ontwerp van een chip samengaat met de functie en de verpakking, wordt al geruime tijd toegepast en is in veel gevallen vereist om steeds complexere processors op een chip te krijgen. Er is immers niet alleen een limiet aan transistordichtheid, dus hoeveel transistors je op een vierkante millimeter kunt krijgen, maar ook aan de capaciteit om de opgewekte warmte van die chips af te voeren en, steeds belangrijker, aan de afmetingen van een enkele chip. De zogeheten reticle van steppers, de machines die gebruikt worden om wafers te belichten, heeft beperkte afmetingen en stelt een harde grens aan het aantal transistors dat in een monolitisch ontwerp kan worden ondergebracht. Voor de huidige generaties duv- en euv-lithografische machines is die limiet 26 bij 33 millimeter, of 858mm².

Het is dan ook geen toeval dat de grootste chips, zoals een TU102-gpu van Nvidia, 754mm² groot zijn; dat is bijna het maximaal haalbare, met wat snijverlies aan de randen. Om complexere chips te maken, is het dus zaak chips met elkaar te combineren, een techniek die AMD voor zijn Zen-processors hanteert. Door chiplets met elkaar te combineren zijn relatief eenvoudige en dus goedkopere dies bruikbaar. TSMC biedt zowel de eerste optie van grote monolithische dies waarvan Nvidia voor Turing gebruikmaakt, als die van 2,5d-packaging zoals AMD doet, met verschillende chiplets die met elkaar verbonden worden.

De manier waarop die kleinere chips met elkaar worden verbonden, is bij die laatste optie cruciaal voor prestaties, energiegebruik en communicatie. Binnen een grote chip of die is het iets gemakkelijker om onderdelen met elkaar te laten communiceren. Bij losse dies die met elkaar verbonden moeten worden, ben je afhankelijk van externe verbindingen, die steeds kleiner moeten worden om hogere dichtheden en daarmee hogere snelheden mogelijk te maken.

De nieuwe, overkoepelende term die TSMC daarvoor hanteert, luidt: '3DFabric' en dat is weer onder te verdelen in diverse technieken voor frontend- en backendverbindingen. Voor het stapelen van dies kunnen chips op wafers worden geplaatst of wafers op wafers. Die eerste techniek heet logischerwijs 'Chip on Wafer', en de tweede 'Wafer on Wafer', of CoW en WoW in het kort. Daarbij worden geen microbumps gebruikt, maar worden metalen interconnects of tsv's netjes op elkaar geplaatst. Dat levert minder warmteweerstand op dan microbumps, waarbij ook de dichtheid van die interconnects moet schalen met nodes. Zo heeft de N7/N6-node een pitch van 9 micrometer en moet N5 in Q2 van 2021 tsv's met een pitch van 6 micrometer krijgen. Voor N3 is in 2023 een pitch van 4,5 micrometer gepland.

Het stapelen met de CoW-methode is inmiddels gedemonstreerd met twaalf lagen op elkaar, waarbij de totale dikte van alle dies minder dan 600 micrometer bedraagt. Dat zou vooral voor de integratie van geheugen in socs van belang zijn en het zou mogelijk zijn nog meer dies op elkaar te stapelen. Bovendien heeft TSMC inmiddels verbindingen met een pitch van 0,9 micrometer gedemonstreerd. Daarbij zou de pitch, of dichtheid van de interconnects tussen dies onderling, vergelijkbaar zijn met de dichtheid van de interconnects binnen een die.

Voor beol-verbindingen zijn InFO en CoWoS als onderdeel van 3DFabric beschikbaar. Dat laatste staat voor 'Chip on Wafer on Substrate' en kan in smaken met silicium interposer, substraat interposer of een combinatie worden geleverd. InFO, voor 'Integrated Fan-Out', kan met kleine silicium interconnects of met substraten worden geleverd. Met beide technieken kunnen dies op substraten of interposers gestapeld worden, dus naast elkaar gelegd en met elkaar verbonden worden via silicon interposers of substraten met sporen erin. AMD gebruikt dat laatste bijvoorbeeld om chiplets met elkaar en de i/o-die te verbinden. Voor videokaarten met hbm-stacks worden interposers gebruikt om aan de vraag naar bandbreedte te voldoen.

Via InFO kunnen chips gemaakt worden die momenteel 1,7 maal de oppervlakte van een reticle beslaan, pakweg 1500 vierkante millimeter dus. Om nog grotere chips, met 2,5 maal de reticle, te maken, moet tot begin 2021 gewacht worden. Dan worden substraten van 110 bij 110 millimeter gekwalificeerd.

Om chips met hoge bandbreedte te verbinden op een substraat, kan TSMC via InFO-LSI een kleine Local Silicium Interconnect of LSI leveren, die het equivalent van Intels emib vormt. Ook daarop moet tot begin 2021 gewacht worden voor kwalificatie.

Via CoWoS ten slotte kunnen momenteel chips gemaakt worden met tweemaal de reticle-afmetingen en tot zes hbm-stacks, maar volgend jaar moet die techniek nog grotere chips mogelijk maken, vooral voor hpc-producten, met driemaal de reticle en acht hbm-stacks. In 2023 moet zelfs een optie beschikbaar komen om 4x reticle-chips te maken met twaalf hbm-stacks.

Voorbij N3

Ten slotte werpen we een blik op de toekomst, voorbij de N3-node, waarbij we naar de plannen voor kleinere nodes kijken en kort de nieuwe materialen en technieken langsgaan die daarvoor nodig zijn.

TSMC heeft het ambitieuze plan om tot die N3-node nog finfets te gebruiken. Pas daarna kijkt het bedrijf naar opties om bijvoorbeeld nanosheets of nanowires in te zetten, ook bekend als gate-all-around transistors. De huidige finfets hebben gates die het channel van field effect transistors aan drie kanten omsluiten, maar bij verdere verkleining van transistors levert dat te veel lekstroom op. Daarom moet voor kleinere nodes de gate het kanaal volledig omsluiten, vandaar de naam gate-all-around, of gaa-fet. Met nanowires of nanosheets is dat mogelijk en voor een veelgebruikt testvehikel in de halfgeleiderindustrie, sram-cellen, heeft TSMC met succes nanosheets ingezet. Chips met 32Mbit aan sram-cellen zouden volgens de chipfabrikant al goede yields vertonen en met een spanning van slechts 0,46V werken.

Overigens is TSMC niet de enige in het gebruik van gaa-technologie voor kleinere nodes, ook Intel en Samsung onderzoeken en gebruiken dat. Ook 2d-materialen als grafeen en het gebruik van carbonnanotubes worden onderzocht, maar veel details daarover gaf TSMC nog niet.

Wel zou een dun laagje molybdiumdisulfide of wolfraamdisulfide in monolagen tussen de gate en het channel veelbelovende resultaten opleveren en de dikte van het channel tot minder dan 1nm kunnen laten slinken, terwijl de stuurstromen hoog blijven. Bij 1V zou 390µA gemeten zijn. Over het gebruik van cnt's wilde het bedrijf kwijt dat ze gebruikt kunnen worden voor powergating in de beol, in de metaallagen van de chips dus. Dat is inmiddels getest met 28nm-logic en zou compactere interfaces voor chips mogelijk maken.

Op het gebied van lithografie, waar ASML vanzelfsprekend hofleverancier en researchpartner is, wordt gewerkt aan alle facetten van het proces. Denk aan betere resists voor meer gevoeligheid bij de belichting en machinelearning om patronen voor maskers te verbeteren. In de toekomst moeten euv-machines met hoge numerieke apertuur, of high-na, beschikbaar komen om kleinere features te belichten. Dankzij de inzet van self-aligned double patterning kunnen voorlopig pitches in de beol met een onderlinge afstand van 18nm geproduceerd worden. Dat is belangrijk om interconnects in chips met een hogere dichtheid te realiseren.

Groener

We eindigen met een kleine blik op de kosten, voor zowel de chips als het milieu. Aangezien TSMC ruim 50 procent van de foundrymarkt in handen heeft, 60 procent van alle euv-wafers produceert en elke maand pakweg één miljoen 300mm-wafers of het equivalent daarvan produceert, heeft TMSC's productie flinke gevolgen voor het milieu. Ter illustratie: voor elke vierkante centimeter wafer zijn 1kWh energie en vijf liter water nodig en worden 200g CO₂ en 100g niet-recyclebaar afval geproduceerd. Dat zijn volgens TSMC overigens de 'groenste' cijfers. Bij Samsung en Intel, of Koreaanse en Amerikaanse bedrijven, liggen die cijfers een stuk hoger. Daar komt ook de steeds hogere prijs van chips deels vandaan; de energie- en waterconsumptie voor N5-chips is respectievelijk 4,3 en 3,1 maal zo hoog als voor N28-chips. Voor broeikasgassen en afvalproducten is dat zelfs 3,7 en 7,5 maal dat van N28. TSMC probeert die cijfers agressief te reduceren, onder meer door met koper verontreinigd water te recyclen.

Reacties (30)

[Loggedinasroot]

https://www.bloomberg.com...-woes?srnd=premium-europe
En dat net nu de yields blijkbaar erg tegenvallen van de AMD SoC voor de PS5.
Alhoewel dit ook kan liggen aan de redelijk hoge kloksnelheid.

[wtsfox]

Dit heeft allemaal te maken met Sony de ps5 heeft moeten overclocken. Normal was de GPU 9 teraflops maar door dat Xbox series x 12.3 is heeft Sony de kloksnelheid moeten verhogen. Met als gevolg minder chips die daaraan voldoen. Dus ja ze hebben zelf ervoor gevraagd.

[cold_as_ijs]

kan je dit ook onderbouwen met bronnen?
Dat van bloomberg zijn maar geruchten, het is onduidelijk wat daarvan werkelijk waar is.

Dan is het onduidelijk of de yields laag zijn omdat Sony de boel overklokt tov XBOX, ook daar is geen bewijs van en kan ook zo maar zijn dat de yields bij microsoft ook gewoon te laag liggen of dat ze een deel hergebruiken voor de Series S.

En als laatste stel je dat de PS5 eerst op 9 Tflops uit zou komen maar dat vanwege de Series X overgeklokt moest worden om op 10.5 TF uit te komen. Ook dit zijn maar geruchten geweest.

Ik neem je het niet kwalijk aangezien de journalistiek al jaren steken laat vallen, er worden nog maar zelden 2 onafhankelijke bronnen geraadpleegd om maar een zijstraat te noemen. Alles voor de scoop. Het is daarom als consument moeilijk te bepalen wat nu waar is en wat niet. Maar ben er van bewust dat alles wat je zegt gewoon onzin kan zijn (of de waarheid of daar iets tussenin).

[wtsfox]

Natuurlijk is dit allemaal geruchten. Maar het zou een reden kunnen zijn waarom de yields minder zijn.
Niemand kan zal iets vestigingen. Sony zal dat nooit zeggen en TSMC mag dit niet mogen zeggen van Sony zou ik denken.

Kunnen ze chips van de series x gebruiken voor de series s?

Wel we zien wel wanneer de consoles launched en ze alles hacken en openen.
Misschien vinden ze wel iets in de software.

[Gamerstijn]

Afaik is een series s hetzelfde als de x, alleen met een stuk minder CU's aan boord. Je zou dus een series x chip die niet alle cu's werkende krijgt kunnen recyclen naar een series s chip lijkt me.

[Rob Coops]

Bloomberg, dat zijn de zelfde knakkers die rijst korrel grote chips om server moederborden vonden die ongelofelijke dingen konden doen en ook nog eens op een magische wijze met de buitenwereld konden communiceren zonder dat iemand anders ze ooit heeft kunnen vinden en zonder dat er ooit waar dan ook een netwerkbeheerder zich af vroeg waarom er toch steeds maar verkeer naar China ging van af die ene server.

Bloomberg dat nog bij hoog en bij laag volhoud dat dat echt allemaal gebeurt is terwijl niemand ook niet na heel erg veel onderzoek in die richting daar ook maar enig bewijs voor heeft kunnen vinden.

Dat Bloomberg beweert een bron te hebben die verteld dat Sony's nieuwe Playstation samen met de Xbox de grootste release op de gaming markt zo ontworpen is dat men chips te hard laat werken daar door een te kleine yield heeft en men dus minder zal verkopen dan origineel gepland.
En al weer is er geen bewijs geen enkele indicatie dat dit zo is... En dat is raar raar omdat Sony een beurs genoteerd bedrijf is dat aan de vooravond staat van een hele grote product launch waar men de komende paar jaar heel goed geld mee verwacht te verdienen iets dat investeerders ook verwachten. Als men nu al zou weten dat men de productie aantallen niet gaat halen dan zou men een winst waarschuwing af moeten geven zodat de markt weet dat de verwachte winsten niet gehaald zullen worden. En dat heeft Sony niet gedaan.
Dus Sony overtreed de regels door belangrijke informatie over toekomstige winst achter te houden, Sony denkt met een ander product dat nog helemaal niet bekend is wat zo goed geheim is gehouden dat niemand weet dat het ook echt gaat komen de winst doelen als nog te gaan halen of heel misschien zit Bloomberg (gebeurt ze bijna nooit) er weer eens helemaal naast.

Persoonlijk geloof ik geen enkel artikel dat de Bloomberg tech redactie produceert. Keer op keer blijken hun bronnen er op zijn minst helemaal naast te zitten als de verhalen niet gewoon verzonnen zijn om zo veel mogelijk clicks te kunnen genereren.
Nu geloof ik helemaal dat Sony vast en zeker net als iedere andere producent die een wereldwijd product met miljoenen per jaar hoopt te verkopen tegen productie uitdagingen aan loopt dat hoort er gewoon bij. Een systeem bouwen is niet zo lastig miljoenen systemen bouwen is net even een ander verhaal. Maar ik kan me niet voorstellen dat AMD en Sony zich zelf zo in de voet zouden schieten dat ze miljoenen minder units kunnen verkopen omdat ze domme risico's nemen door een chip op een frequentie te laten draaien waar deze nooit voor ontworpen is.
AMD zal er alles aan doen om Sony op andere gedachten te brengen de kosten per unit zouden flink hoger liggen dan verwacht voor Sony en daar komt nog eens de vraag bij wie gaat dat testen? TSMC? Die gaan een chip testen op een frequentie waar deze niet voor ontworpen is en dan maar een lagere yield accepteren omdat flink wat chips die hogere frequentie niet halen? AMD zal echt geen korting geven aan Sony omdat veel chips niet de op de hogere frequentie kunnen draaien. En Sony kan dit pas echt testen als ze de chips van TSMC binnen hebben en zowel AMD als TSMC er voor betaald zijn...

Daarnaast is er een ander probleem Sony's ontwerp van de PS5 is erg klein men kan op de een of andere manier erg veel hitte kwijt in een hele kleine ruimte. Zo'n kleine ruimte dat zelfs Microsoft onder de indruk is van het ontwerp. En dan kies je er voor om de chip te overclocken? En dus flink wat meer hitte te produceren en dus thermal throttling problemen te hebben want dat je op de normale snelheid waar de chip en de case voor ontworpen zijn de hitte kwijt kan is mooi maar als je de ship opvoert zul je of de case moeten aanpassen of gegarandeerd tegen hitte problemen aanlopen. Om nog maar niet over de extra energie toevoer te spreken.

Ik geloof er helemaal niets van. AMD levert de SoC met een bepaalde power, thermal en clock specificatie. Sony ontwerpt de voeding, het bord en de case met die specificatie in het achterhoofd en een paar weken voor de launch besluit er iemand binnen Sony dat er meer vermogen nodig is uit de voeding, dat er meer hitte geproduceerd gaat worden in de case en dat de clock omhoog gaat?
Hoe dan? Dat is vrijwel ondenkbaar in een heel erg slecht georganiseerd bedrijf, maar binnen een Japans bedrijf waar dit soort dingen als even het roer omgooien net voor de release al helemaal niet geaccepteerd worden kan ik het me echt totaal niet voorstellen dat zo iets ooit zou gebeuren.

[Galactic]

De snelheid van verkleinen van jaren 2000-2012 gaan we nooit meer terug zien. Dat is bijna een zekerheid.

[Verwijderd]

Zou ik niet zo zeker van zijn. het 3D aspect van deze manier van bouwen kan ook erg hard gaan. De dikte van een halfgeleider (in deze context) is nl verwaarloosbaar, dus als er een aantal technische hindernissen (manufacturability) genomen kunnen worden en een aantal fysische limieten handig kunnen worden omzeilt (heat transfer) en de yield voldoende hoog is kan de race naar minder dollars per compute power weer gewoon door gaan !

[Galactic]

Klopt men kan gaan stapelen, en dat kan hard gaan zoals bij 3D NAND, maar ik doelde specifiek over het verkleinen van transitors.

[Superstoned]

Ja, en stapelen is leuk om meer performance per mm2 te krijgen maar doet niet veel voor het verbruik. Met wat pech is het binnen een jaar of tien nog mogelijk om prestaties te verhogen maar de prestaties per watt zitten vast... Net zoals de nieuwe nvidia kaarten flink omhoog gaan in tdp- a sign of times to come, om het maar zo te zeggen.

[Verwijderd]

Nope, ook niet mee eens. Op een gegeven moment ga je de verandering in inductie door de veel kortere verbindingen ook terug kunnen zien bij 3D technieken.

[Superstoned]

Nou ja je bespaart natuurlijk op interconnects met geheugen opslag etc maar daar zitten grenzen aan - hbm bijvoorbeeld spaart zeker vergeleken met een normale ram verbinding over het moederbord... maar dat is toch niet iets waar we 10 jaar lang een 80% verbetering per jaar van kunnen verwachten??

[Verwijderd]

uit Wikipedia : CPU_Cache

Cache performance measurement has become important in recent times where the speed gap between the memory performance and the processor performance is increasing exponentially.

[Reactie gewijzigd door Verwijderd op 25 juli 2024 21:17]

[Stijn Weijters]

Nou,... NVidia is weer aan het NVidia-en goedkoper samsung maar wel hoog vermogen om minder goede chips te hebben die TSMC voor bv. AMD produceert. en we zitten nog maar op 7nm, AMD's nieuwe RX6k series met rdna2 zitten op tsmc 7np/7n+ verwacht wordt dat deze 60+% perf/watt haalt vergeleken met de RX5k series. En nu mogen we al kijken naar 5nm... 2nm en wat ASML nog meer te voorschijn tovert!

[amigob2]

Dan moet je dit article even lezen :-)
reviews: TSMC Technology Symposium 2020 - Scaling, co-design en nieuwe materi...

En dan vooral de dichtheid verbetering van de nodes in de tweede tabel op pagina 2
We hebben een tijdje stil gestaan, maar met EUV krijgen we toch weer een aantal goeden jaren

[Verwijderd]

Interessant maar wel erg technisch, ben zelf benieuwd wat dit ons consumenten gaat opleveren?

[Reactie gewijzigd door Verwijderd op 25 juli 2024 21:17]

[SpiceWorm]

Meer rekenkracht in kleinere chips met een lager stroomverbruik (minder warmte dus stiller, langere accuduur) tot en met meer mogelijkheden (denk aan encryptie, video (de)compressie, AI, etc).

Denk: telefoons met de rekenkracht van de huidige laptops en laptops met de rekenkracht en mogelijkheden van de huidige desktops.
Dat vertaalt zich in verbeteren van allerlei toepassingen waarvan bekend is dat ze beter worden met meer rekenkracht. Betere Film- en videoprocessing en dus betere kwaliteit is één van de vele voorbeelden hiervan. Daarnaast creert het ook nieuwe toepassingen die we nu nog niet bedacht hebben.

[Reactie gewijzigd door SpiceWorm op 25 juli 2024 21:17]

[Verwijderd]

Na ja,
als ik de eenheden in de slides zie ([um]) denk ik dat we voorlopig nog niet klaar zijn met verkleinen

[Hechteleir]

Goed gespot!

[Pe Nis]

Vinden wij leuk in Veldhoven....

[Darun1a]

Het tabel met de snelheid en zuinigheid ten opzichte van de vorige stappen vind ik wel een beetje raar. Zoals het er nu staat is ee N5 net zo snel en zuinig als de N7+ en is de N7P dus minder goed dan de N7+. Klopt dit allemaal of mis ik iets?

[kidde]

Dat klopt wel redelijk:

N7P is geen EUV, en een totaal andere node dan N7+. N7P is eigeijk de laatste verbetering ooit van het oude succesvolle 28NM (NanoMarketing) proces. Maar dezelfde wafer wordt bij N7P tot 4x onder een Diep UltraViolet 193nm laser doorgehaald. Bij het rampzalige qua afmetingen net iets betere Intel 10nm Cannon Lake proces moest dat zelfs tot 6x! Dus dat proces heeft Intel in de prullenbak gedaan.

TSMC N7+ is het eerste proces met EUV (extreem ultraviolet, 13.5nm) ooit, bij TSMC dan (Samsung was theoretisch eerder maar volume was zeer laag en ~90% defect na fabricage). Aan EUV is >15 jaar gewerkt voordat het klaar was. Een chip telt ca 12 tot 17 verbindings lagen, hoe hoger de laag hoe groter de afstanden tussen de draden. Bij N7+ waren EUV machines nog schaars, alleen de onderste 4 lagen werden in 1 belichtings-stap met EUV gemaakt; dus niet 4 stappen zoals bij N7P.

N5 is simpel de doorontwikkeling van N7+: Nu bij 5nm worden bijna alle lagen met EUV gemaakt, en mogelijk wordt meervoudige belichting met EUV gebruikt voor de onderste lagen. Voor 3nm is dat sowieso nodig.

Dan na 3nm komt er een nieuw type transistor en een nieuwe generatie EUV machines.

Dus de 'familielies' zijn:
*45nm, 32/28nm, 20nm 'platte' transistoren met DUV gemaakt,
*16FF, 16FFX, 12nm, 10nm, N7, N7P: 3D transistoren --> FinFET met DUV gemaakt,
* N7+, N5, N5P, N6, N3: FinFET met DUV 'standaard NA', waarbij NA iets zegt over de 'optiek' van de lithografie machines, overigens geen echte optiek want lenzen zou het EUV-licht helemaal niet doorlaten
* N2 en verder: EUV high NA met nanosheets (horizintaal doorgeknipte vinnen) / CFET oid.

Waarom is N5 dan toch sneller dan N7+in de praktijk? Welnu, omdat het een dichter proces is, kan de ontwerper op dezelfde oppervlakte en dus voor ongeveer dezelfde kosten meer transistoren kwijt. Dus bijv. nog meer cores /shaders, of meer L1, L2 of L3 Cache, of verbeterde chip-architectuur met een bredere / langere pipeline.

Het probleem is alleen, dat als het verbruik niet lager zou worden, je niet extra functies kan toevoegen binnen dezelfde hitte-afvoer-via-de-bovenkant (ventilator zijde, ~TDP) spec. Dus als de oppervlakte en stroomverbruik afneemt, kan je eventueel meer transistoren toevoegen en zo de chip sneller maken.

[Reactie gewijzigd door kidde op 25 juli 2024 21:17]

[Darun1a]

Als je dezelfde chip maakt, met hetzelfde verbruik maar kleiner, is het dan niet moeilijker te koelen en effectief minder snel? Of compenseerd de heat spreader daarvoor?

[kidde]

Als je dezelfde chip maakt, met hetzelfde verbruik maar kleiner, is het dan niet moeilijker te koelen en effectief minder snel?

Ja. Tot 2007 was er "Dennard Scaling". Hierbij bleef de vermogens-dichtheid gelijk bij kleinere transisorts, dus dezelfde chip op een kleiner proces verbruikte automatisch minder vermogen.

Sinds 2007 lukt dat niet meer; dus een ARM Cortex A72 core op N7 zou evenveel verbruiken als een A72 core op N5, ook al kan de 2e 1,8x zo klein worden gemaakt volgens het overzicht in het artikel. Gelukkig, door wat trucjes, lukt het TSMC toch nog om N5 30% zuiniger te maken.

Dus als je dan de volledige dichtheid benut, kom je boven de maximale vermogens-dichtheid uit. En moet je af en toe delen van je CPU uitschakelen om niet boven de TDP uit te komen; bekend als Dark Sillicon. Of, je kiest er natuuriljk gewoon voor om de dichtheid niet met meer dan 1,3x te verhogen; dat is eerder de weg die gekozen wordt.

Dus als TSMC aangeeft dat N5 "1,8x" hogere dichtheid heeft dan N7, dan is dat vooral een theoretisch verhaal; en die hogere dichtheid wordt niet noodzakelijk in de praktijk volledig benut.

[Reactie gewijzigd door kidde op 25 juli 2024 21:17]

[Darun1a]

Tnx, man. Goeie info

[nieuwemens]

Ik denk dat morris chang zonder zn 25 jaar werkervaring bij texas instruments zo een bedrijf als tsmc had kunnen beginnen.

[Scriptkid]

N3 in 2022,

ligt dat aan mij of is die roadmap ineens behoorlijk verschoven en naar voren gehaald.

Verder hebben we hierna dus alleen nog N1 en dan is het klaar met verkleine als ik het goed begrijp. Weet iemand wat er daarna op de roadmap staat. ?

[3raser]

Daarna staat de P serie op het programma. Dacht je dat verkleinen ophield bij de kleinste eenheid binnen die factor?

[Scriptkid]

ik dacht dat N1 op kleinste 2 Nm fab was en dat kleiner niet meer kon omdat je dan draden van 1 atoom krijgt

[kidde]

Het zijn maar namen.

Hoe het bij TSMC werkt: Agile. De opleverdatum en naam staat vast (jaarlijks, de vorige naam maal 0,7 ongeveer), wat erin gaat niet. Apple stelt een jaarlijks doel, TSMC vertelt wat haalbaar is, en wat dan in de praktijk klaar is en werkt gaat erin.

7nm EUV heeft een metaal polypitch (de grote van het ontwerp-grid) van 36nm zo uit mijn hoofd, dus tussen de onderste metalen connector-draden zit 36nm. Dat is bij wijze van spreken in de x-richting, in de y-richting is het ca 54nm.

Tot en met 3nm is er vziw geen nieuwe lithografie techniek (high NA), want dat heeft ASML nog niet klaar voor massa productie voor die tijd.

Als de dichtheid 1,7 keer zo hoog wordt, dan hoeven die afstanden maar een deel daarvan te verkleinen. Met iedere nieuwe kleinere node zitten er bijvoorbeeld minder vinnen per transistor: Bij 16nm was dat 3 en binnenkort is er nog maar 1 nodig. Ook het aantal metaal-afstanden (hoeveel vakjes van het grid) nodig is voor een standaard SRAM cel neemt af (aantal tracks). Verder zaten contacten vroeger naast de gate en nu erbovenop, spaart ook weer ruimte. Met die trucendoos neemt de dichtheid harder toe dan de kleinste afstand.

Dus voorlopig wordt die 1nm uit de naam niet gehaald in de fysieke dimensies.