TSMC: 3nm-chips kunnen in 2022 tot 30 procent zuiniger presteren dan 5nm-chips

TSMC streeft ernaar om in 2022 de massaproductie van 3nm-chips te starten. Die zouden dan bij gelijke prestaties 25 tot 30 procent zuiniger kunnen opereren dan de eerste generatie 5nm-chips, of 10 tot 15 procent beter presteren bij hetzelfde verbruik.

TSMC gaf een update over zijn roadmap tijdens zijn Worldwide Technology Symposium. De Taiwanese chipmaker produceert momenteel 5nm-chips in grote hoeveelheden en werkt aan een verbeterd 5nm- procedé, dat het N5P noemt. De massaproductie daarvan moet volgend jaar van start gaan en chips op basis van die node kunnen 5 procent beter presteren bij gelijk verbruik of 10 procent zuiniger werken bij gelijke prestaties.

In 2022 moet vervolgens een opnieuw verbeterd 5nm-chipprocedé in massaproductie genomen worden en TSMC noemt dit N4. Welke verbeteringen deze node naar chips moet brengen, specificeerde TSMC nog niet. Volgend jaar wil TSMC al de eerste testchips op 3nm maken, gevolgd door massaproductie aan het einde van 2022. Deze N3-node moet dus tot 30 procent zuinigere chips of tot 15 procent beter presterende chips opleveren, waarbij TSMC de vergelijking maakt met N5, de eerste 5nm-generatie. De verschillen ten opzichte van N5P of N4 zijn dus kleiner.

TSMC gaat bij elke node meer chiplagen met euv-machines maken en bij N4 verwacht het bedrijf bijvoorbeeld minder maskers nodig te hebben, die de kosten voor productie verhogen. Het bedrijf lijkt de euv-productie steeds beter onder de knie te krijgen, getuige de claim dat de yield, de opbrengst van functionerende chips, bij N5 hoger ligt dan bij N7 en N10, met meer verbeteringen in het verschiet. AnandTech licht nog uit dat TSMC bij zijn 3nm-productie nog steeds van finfet-transistors gebruikmaakt. Samsung maakte eerder bekend voor zijn 3nm-node op gate-all-aroundtransistors over te stappen.

Voor internet-of-thingschips heeft TSMC een nieuwe, zuinige 12nm-productielijn ontwikkeld, waarbij het bedrijf nu ook finfettransistors inzet. Het bedrijf vergelijkt deze N12e-node met zijn 22nm-ultra-low leakage node, die het bedrijf ook aanbiedt voor iot-chips, en claimt dat N12e 49 procent hogere prestaties biedt bij gelijk verbruik of 55 procent lager verbruik bij dezelfde prestaties. TSMC zou onder andere de lekstromen bij sram met de helft hebben teruggedrongen.

TSMC-chipnodes
	N5 (5nm) tov N7 (7nm)	N5P (5nm) tov N5 (5nm)	N4 (5nm) tov N5 (5nm)	N3 (5nm) tov N5 (5nm)
Verbruik bij gelijke prestaties	-30%	-10%	?	-25-30%
Prestaties bij gelijk verbruik	+15%	+5%	?	+10-15%
Verbetering van dichtheid	1.8X	?	?	1.7X
Risk- / massaproductie	Massaproductie	2021	Risk eind 2021 / massaproductie 2022	Risk 2021 / massaproductie eind 2022

Reacties (35)

[WhateverSuitsU]

Zou iemand wellicht kunnen uitleggen waarom 3nm vs 5 nm zoveel zuiniger kan werken? Ik verbaas me altijd over deze groottes en al helemaal dat er dan 30% zuiniger met hogere prestaties gerealiseerd kunnen worden.

[Pieter_621]

Chips bestaan uit een groot aantal transistors. Als transistors kleiner worden, werken ze op een lager voltage en gebruiken ze minder energie. Bovendien kan je meer transistors op dezelfde oppervlakte kwijt, dus dan worden óf je chips goedkoper te produceren, of je kan meer transistors gebruiken. En die meer transistors kan je dan weer inzetten voor betere performance, bijvoorbeeld door meer cores toe te voegen aan een processor, of de bestaande cores efficiënter te laten werken. Zie https://en.wikipedia.org/wiki/MOSFET#Scaling.
Vroeger gold ook dat hoe kleiner hoe sneller transistors konden schakelen. Maar aan die regel bleek een bovengrens te zitten - dat is bijvoorbeeld te zien aan dat kloksnelheden op een gegeven moment niet meer hoger werden. Zie https://en.wikipedia.org/wiki/Dennard_scaling.

De natuurkundige uitleg kan ik niet eenvoudig uitgelegd ergens vinden, helaas.

[Lethalshot]

De lagere spanningen van kleinere nodes geldt helaas niet meer.
Al jaren blijven we hangen op spanningen rond de 1V. Dit is nodig omdat bij lagere spanningen de signaal-ruis verhouding te slecht wordt. Het ruis niveau blijft gelijk, dus je kan maar tot een bepaalde spanning zakken voordat je een 1 en 0 niet goed meer van elkaar kan onderscheiden.

Het grootste voordeel van een kleine schaal is omdat de afmetingen van de transistoren kleiner en compacter worden het oppervlak afneemt. Met een afnemend oppervlak wordt de capaciteit naar het geleidend kanaal ook kleiner. Sinds je bij elke keer schakelen 1/2 * C * V² aan energie kwijt raakt is het verkleinen van C dus best nuttig om het energieverbruik terug te dringen.

[Henk Poley]

Dat heet 'Dennard scaling'. Komt er ruwweg op neer dat om de elektrische stukjes van een halfgeleider chip te vullen, je voor dezelfde inhoud evenveel elektronen nodig hebt (vermogensdichtheid blijft gelijk). Kan je de chip kleiner maken, dan nemen de draadjes en transistoren enzo minder volume in, dus is minder vermogen nodig.

[Reactie gewijzigd door Henk Poley op 22 juli 2024 17:36]

[Jogai]

3/5e = 60/100e, oftewel 40% kleiner geworden.

En het is óf 30% zuiniger, óf 15% hogere prestaties, niet allebei.

[ClementL]

3/5e = 60/100e, oftewel 40% kleiner geworden.

Het gaat enkel om de benaming van het proces, de genoemde nanometers zijn al een hele poos niet meer representatief voor de afmetingen.

[Reactie gewijzigd door ClementL op 22 juli 2024 17:36]

[tedades]

De efficiëntie zit niet alleen in het schalen maar ook in een verbeterd ontwerp. Aan een node is vaak ook een andere productie proces gekoppeld waardoor de chip bijvoorbeeld een andere type transistors kan gebruiken dan voorheen mogelijk was.

[dmantione]

Als je een transistor kleiner maakt kun je hem bij een lager voltage later schakelen en heb je eveneens minder parasitaire capaciteit die overwonnen moet worden bij het schakelen. Dat zorgt voor snellere schakeltijden en lager energieverbruik.

[Caelestis]

Voor als een iets simpeler uitleg nodig is heeft het te maken met de weerstand van een tracé.
Het doel is schakelen van een transistor van 1 -> 0 -> 1 -> 0 dus de stroom gebruik is niet het leidend ontwerp.
Je moet net genoeg stroom kunnen voorzien om het basis weerstand te overbruggen binnen een transistor om dat schakeling te maken.
Als je transistor dus kleiner wordt dan zijn de tracés per defacto ook kleiner. Hoe kleiner de tracé hoe minder stroom je nodig hebt om de basis weerstand te overbruggen en de schakeling te maken.
Je kan dan met minder stroom gebruik hetzelfde 1 -> 0 -> 1 -> 0 resultaat krijgen. Dit heeft vaak ook als extra voordeel minder warmte opbouw omdat er minder energie omgezet wordt in warmte.

Dit uitleg is niet alles om vattend en daarvoor moet je de Dennard scaling leren zoals anderen al hebben aangegeven maar misschien helpt het met de beeldvorming.

[sfschouten]

Hoe lang nog tot we procedés in picometers gaan uitdrukken?

[dakka]

wanner er een oplossing is voor quantum tunneling

[KoffieAnanas]

Ik vermoed dat we overgaan op Ångström = 0,1nm. 1 atoom is ongeveer 1 Ånsgtröm, en daar zit voorlopig nog wel een limiet in verdere verkleining. Structuren kleiner dan 1 atoom, dan praat je over aanpassingen aan de structuur van een atoom, zoals gebruikmaken van de spin van elektronen.

[Temenos]

Ik moet ook gelijk denken aan AMD. Dit kan serieuze gevolgen hebben voor Intel, met hun uitstel van van 7nm. Waar Intel in 2022/2023 komt met 7nm, komt AMD al in 2021 met Zen 4 op 5nm. In potentie kunnen ze het jaar daarop al op 3nm bakken. Natuurlijk is dit niet het hele verhaal en ben ik mij bewust van de verschillende nm termen van beide kampen, maar dit kan AMD een serieuze voorsprong opleveren.

[computerjunky]

Uiteindelijk zijn maar 3 factoren relevant: prijs, prestatie, verbrui.
En tot 8 cores kon intel nog prima mee komen met een 5 jaar oude architectuur. Ondanks de 14nm is het prima mogelijk dat intel met een nieuwe architectuur op 14nm toch weer sneller is als de ryzen 4xxx we weten het simpelweg niet.

[Xavvv]

Onlangs gelezen dat AMD een van de vorige stap naar kleinere serie alleen marketing was. De man beweert dat nu de 7nm van AMD gelijk aan de 10nm Intel. Verder zeg hij dat ze gebruiken ook ander transistor typen.

Wat blijkt niet te betwisten, AMD opstapelt kleinere core en Intel verbind rechtstreek grootere core. Blijkbaar hoe kleiner hoe meer interferentie. De node moeten verder van elkaar bevinden.

[Reactie gewijzigd door Xavvv op 22 juli 2024 17:36]

[Trousercough]

Ik vermoed dat in de tabel bij 'prestaties bij gelijk gebruik' +15% of 115% moet staan en niet 15%. Anders is het een downgrade. Of lees ik het verkeerd?

[Anoniem: 1201820]

Knap van TMSC om het tempo van verkleining erin te houden, iets wat Intel almerdere jaren niet gelukt is. Zou een cultuurverschil een rol spelen?
In Azie zie je in dergelijke fabrieken drie nodes in de etalages: de huidige, de volgende met ingangsdatum en een toekomstige in onderzoek. Wat zou er bij Intel te zien (geweest?): een plakette met de Wet van Moore?

[Verwijderd]

Intel is in 2015 een diversity programma gestart met als doel meer vrouwen en ondervertegenwoordigde bevolkingsgroepen in dienst te nemen. Selectie van nieuwe werknemers gaat niet meer uitsluitend op basis van kennis en ervaring. We zijn nu een paar jaar verder en de gevolgen worden merkbaar.

https://www.intel.com/con...y-midyear-report-2016.pdf

[mterbekke]

Het gaat om het laatste deel, het eerste is inderdaad twijfelachtig van kwaliteit, maar de kern was:
"Selectie van nieuwe werknemers gaat niet meer uitsluitend op basis van kennis en ervaring".

Ik denk dat (id)init ermee wil aangeven dat door extra toelatingseisen, of -wensen, de kern van de functieeisen onder druk komen te staan. Natuurlijk kan zoiets, zonder een gek figuur te slaan.

[choi99]

Kunnen we straks ook 2nm en 1nm chips verwachten en houdt het dan op?

[Temenos]

Nm (nanometer) is ook maar een eenheid. Hierna krijgen we Ångström, dus wie weet gaan we dan over op Å i.p.v. Nm

[choi99]

De kleinste chips zouden dus over 10 tallen jaren net zo groot kunnen zijn als een fruitvliegje. Ik ben benieuwd of we dat nog mee mogen maken

[computerjunky]

Dat zal nooit gebeuren. Chips worden alleen maar groter en groter om toch nog meer prestatie uit de architecturen te krijgen. Die DIE shrinks helpen maar die race naar sneller houd nooit op dus kleiner zullen ze ook nooit worden.
Los van het feit dat als ik mijn koeler op een stukje silicon ten grootte van een fruitfliegje druk er niets dan poeder over blijft.

[geoffrey.vl]

Voor desktop toepassingen heb je gelijk, maar wie weet komen we ooit met chip implantaten voor fruitvliegjes.

[_Pussycat_]

Er komt nog een laatste stap naar 0 nm, daarna houdt het op.

[choi99]

Nee hoor, de laatste stap is 0 Ångström dan pas houdt het op.

[CeesieG]

Er staat:

N3 (5nm) tov N5 (5nm)

Is dit een fout? want in het artikel staat 3nm.

[Reactie gewijzigd door CeesieG op 22 juli 2024 17:36]

[bartgymnast]

Dan loopt intel idd ver achter. Hun 1e euv chip duurt nog even.

https://www.anandtech.com...roadmap-from-2019-to-2029

[master_beuner]

Nu de hamvraag. Wat komt er nou na (of eigenlijk voor) 1nm?

[irritantrotjoch]

1nm =1000 pm dus dan kunnen ze weer een tijdje door, 900pm 500pm300pm etc...
(als dat lukt....) ;-)