Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Samsung gaat vanaf 2021 gate-all-aroundtransistors gebruiken voor 3nm-chips

Samsung heeft de 0.1-versie gereed van een 3nm-procedé waarbij gebruikgemaakt wordt van gate-all-aroundtransistors. Deze maken kleinere en zuinigere chips mogelijk. Eind 2021 begint de massaproductie.

Bij huidige chipontwerpen worden finfets gebruikt. Om de overstap naar kleinere chipstructuren zoals 3nm mogelijk te maken, is een nieuw transistorontwerp nodig. Samsung toont nu zijn eigen ontwikkelde variant van een gaa-transistor: de Multi-Bridge Channel Field Effect Transistor, ofwel mbcfet.

Chipfabrikanten doen al jaren onderzoek naar gaafets en daarbij wordt meestal uitgegaan van een ontwerp met nanodraden. Dat maakt zeer kleine ontwerpen mogelijk, maar is moeilijk om te produceren. Samsungs mbcfet-variant gebruikt nanosheets in plaats van nanodraden, waardoor het oppervlak toeneemt.

Samsung maakt nu bekend dat het in april de eerste versie van de 3GAE Process Design Kit aan klanten heeft gegeven. 3GAE is de naam die Samsung geeft aan zijn 3nm-procedé met gate-all-aroundtransistors. Volgens AnandTech verwacht de chipfabrikant in 2020 de eerste tape-outs te kunnen maken en worden eind dat jaar de eerste 3nm-chips gemaakt. De massaproductie zou eind 2021 op gang komen.

In vergelijking met Samsungs huidige 7nm-procedé levert het nieuwe 3nm-procedé een ruimtebesparing op van 45 procent en is het verbruik 50 procent lager, of de prestaties 35 procent hoger. Samsung verwacht dat de 3nm-chips veel gebruikt zullen worden voor bijvoorbeeld smartphones en toepassingen voor kunstmatige intelligentie.

Volgens Samsung is het voor chipontwerpers makkelijk om over te stappen op het 3nm-procedé met het nieuwe transistorontwerp. Ontwerpen die gemaakt worden voor Samsungs komende 4nm-procedé met finfets zijn compatibel met het nieuwe procedé.

Samsung heeft ook zijn huidige roadmap verder toegelicht. De massaproductie van 6nm-chips komt volgens de elektronicagigant in de tweede helft van dit jaar op gang en in diezelfde periode moet de ontwikkeling van het 4nm-procedé afgerond zijn. Dat is het laatste procedé waarbij Samsung finfets inzet. Verder verwacht Samsung dat zijn 5nm-procedé in de tweede helft van dit jaar klaar is en dat de massaproductie in de eerste helft van 2020 kan beginnen.

Door Julian Huijbregts

Nieuwsredacteur

15-05-2019 • 08:43

27 Linkedin Google+

Reacties (27)

Wijzig sortering
Daarbij kunnen transistors op elkaar gestapeld worden, wat kleinere en zuinigere chips mogelijk maakt.
Dat klinkt leuk, maar ik denk dat dat wel erg optimistisch is. Als je al begint met kijken naar de plaatjes eet ik mijn schoen op als ze het voor elkaar krijgen die gestapelde 'transistoren' aan verschillende signalen te koppelen.

Ik gok dat best case een designer kan kiezen met het aantal stacks hoe sterk een transistor is. Maar misschien is zelfs dat ook gewoon een vast aantal, waarbij primaire reden om te stacken is een fatsoenlijke verhouding te krijgen tussen de benodigde lading om ze aan/uit te schakelen en hun aan-weerstand.
Interpretatie fout van Tweakers. Er word bedoeld dat er meerdere nanosheets gestapeld kunnen worden om de performance van de transistor te verbeteren (bv. sneller te schakelen), en dit leidt niet tot een 'verhoging' :D in oppervlak. Bij huidige FinFETs kan de performance verbeterd worden door meerdere Fin's te gebruiken in een transistor, het nadeel daarvan is dat het oppervlak wel toeneemt.

Deze opbouw zal wel meer productiestappen nodig hebben wat een kostprijsverhoging geeft, de afmetingen van de chip nemen af, waardoor de kostprijs weer afneemt. Er zal dus per ontwerp een afweging gemaakt moeten worden of er voor MBCFET of FinFET gekozen moet worden. Bij een klein aantal high performance transistors kan er waarschijnlijk beter gekozen worden voor FinFET, waarbij je chip een klein beetje groter is. Bij een hoog aantal high performance transistors zal MBCFET goedkoper zijn omdat de kosten van de extra productie stappen verdeeld kan worden over een hoog aantal transistors met een flink kleinere chip tot gevolg.

Individuele transistors stapelen wordt inderdaad niet mogelijk gemaakt door deze technologie.

[Reactie gewijzigd door knirfie244 op 15 mei 2019 12:15]

Deze kleine chips zullen vooral in smartphones gebruikt gaan worden. Om plaatst en energie te besparen. Ik vraag me af wanneer we te horen krijgen dat schermen 45% minder stroom verbruiken. Daar lijkt niemand zich druk over te maken maar is 80 tot 90% van het totale verbruik van een smartphone. Dit is weer een druppel op de gloeiende plaat..

In pc en server zoiets gebruiken zodat alleen passieve koeling nodig is lijkt me dan een betere toepassing.

[Reactie gewijzigd door sygys op 15 mei 2019 13:02]

In pc en server zoiets gebruiken zodat alleen passieve koeling nodig is lijkt me dan een betere toepassing.
Dat gaat niet gebeuren in servers die zullen vrijwel altijd kiezen voor meer prestatie dan minder watt. Persoonlijk hoeft het verbruik ook niet verbeterd te worden, zal zelf ook bij mijn pc voor performance kiezen.

Schermen worden ook elk jaar zuiniger, gebeurd dus wel maar wordt minder aan de grote klok gehangen.

[Reactie gewijzigd door watercoolertje op 15 mei 2019 14:59]

Beelschermen kunnen pas een grote stap zetten naar energiezuinigheid met Quantum dot lighting.
Goed punt, aangepast :)
Jammer dat ze nog steeds een lengte-eenheid gebruiken (nm) die los staat van de transistor grootte. Vooral in dit tijdperk vallen de processen van de verschillende fabrikanten niet meer te vergelijken als je dit getal als maatstaf neemt. en veel mensen maar denken dat kleiner altijd beter is, wat in dit geval niet zo hoeft te zijn.
die los staat van de transistor grootte
Transistorgrootte is dan ook niet zo boeiend, waar het vooral om gaat is hoeveel ze ervan kwijt kunnen op een oppervlak. Dat vertalen ze vervolgens terug naar een lengtemaat aan de hand van een ijkpunt in het verleden. Een verdubbeling van het aantal transistors per oppervlakte betekent dan een verkleining van de "transistorgrootte" met wortel 2.
Ik weet dat we daar altijd over klagen hier, maar ik heb zelf t/m 16nm gebruikt, en daar zijn iig de getekende gate lengtes redelijk in de buurt van die 16nm als minimum. Zou kunnen dat de daadwerkelijke gate lengtes wel groter zijn na productie. Sowieso zijn finfets niet zo mooi rechthoekig in de plaatjes, dus de lengte zal ook wat variëren.
De transistoren van verschillende fabrikanten die dezelfde gatelengte gebruiken zijn verschillend van grootte. De gatelengte is geen goede indicatie.
Ik denk dat we al lang op een niveau zitten waar transistoren zo klein zijn dat het zeer moeilijk is om nauwkeurig afmetingn te geven. Gebruik de cijfers dan ook gewoon om aan te tonen dat ze weer wat kleiner zijn en niet om onderling te vergelijken.
Die afmetingen kunnen nauwkeurig gemeten worden, geen probleem.

Elektronenmicroscoop kan 0.1nm
https://nl.wikipedia.org/wiki/Elektronenmicroscopie

[Reactie gewijzigd door gjmi op 15 mei 2019 10:27]

Zoals gjmi al zegt, die afmetingen zijn tegenwoordig erg makkelijk te meten, sub nm schaal is common practice. De nm procede getallen zijn tegenwoordig vrijwel puur marketing. De afmetingen van transistors van verschillende makers zijn nog het beste te vergelijken door het totaal gebruikte oppervlak te nemen. En zelfs dan is die vergelijking niet 1 op 1 met performance/efficiency
Transistors waren nooit te vergelijken, ze maakte laatste decennia allemaal andere transistor, bijv. toen Intel en AMD hun eerst finfets toonde +-20 jaar terug waren die fysiek anders opgebouwd, dat is zover ik weet puur kwestie van patenten. En daarbij zitten er allemaal verschillende transistor in een cpu ontwerp, de ene is wellicht 40nm bij 30nm en die er naast zit 100nm bij 45nm, dat is heel gebruikelijk in IC ontwerp, dat gebeurde al bij 7400 logic series of 555 timer IC.

Daarbij slaat die nm op het belichting van de mask, geeft aan hoe klein ze het kleinste deeltje kunnen belichten, het is niet de maat van de transistors. Intel kiest ervoor om alles zo compact mogelijk te maken met daarbij behorende problemen, andere kiezen voor een iets robuustere aanpak en minder problemen maar ook minder aantal chips per wafer maar waarschijnlijk wel sneller een betere yield.

[Reactie gewijzigd door mad_max234 op 15 mei 2019 09:54]

Je zou de nm maat-aanduiding dan het beste als een soort resolutie van de belichting kunnen zien?
Betekent dit dat de Wet van Moore toch wat langer houdbaar blijkt dan we kort geleden nog dachten?
Nee, de transistor dichtheid zal nog wel toenemen door dit soort trucjes, maar dit zal niet meer een verdubbeling elke 2 jaar zijn. We moeten het meer hebben van optimalisaties. Vooral in software valt veel te winnen, overgrote merendeel van de tijd staat een CPU niks te doen.
Sterker nog, zelfs als je CPU 100% belasting heeft staat die nog voor veruit het grootste deel van de tijd (busy-wait) te wachten. Je heb alleen efficient 100% CPU belasting als het direct uit je CPU cache komt (en dan specifiek de L1). Je zou zo enorm veel snelheid kunnen winnen als de latency (grappige animatie) tussen het geheugen en de CPU fundamenteel lager kan. Dat is gewoon gelijk een mega prestatie winst.
Als de processors en transistors kleiner worden, is er een kans dat de (stroom) signalen naar verkeerde verbinding worden gestuurd???
Toen ik het artikel las, dacht ik: misschien kunnen ze beter de verbindingen beter te isoleren of af te schermen met een laag (net als de kabels), omdat de verbindingen te dichtbij zijn.
Ik vreesde omdat de stroomsignalen een soort straling kunnen geven zodat de verbindingen in de buurt per ongeluk ingeschakeld of gestoord worden.
Ja die kans is er, dan is quantum tunneling. Deze tunnel stroom is momenteel nog niet echt significant. Het zal, naarmate de interne afstanden ook daadwerkelijk tegen de 1 nm komen, wel zeker een probleem worden!
Straling (EM) zoals je daar in je tv coax last van hebt, heb je op deze schaal (zowel in stroom als fysieke afmeting) geen last van. Capaciteit van de isolerende laag kun je dan wel weer last van hebben, dit is dan ook onderdeel van het ontwerpproces van dergelijke nanostructuren

Edit: autocorrect correcten
Edit2: ik zit te derpen en verkeerde dingen te bekijken

[Reactie gewijzigd door Verbruggen op 15 mei 2019 12:45]

EM velden zijn juist wel een probleem. Op deze kleine schaal zijn de veldsterktes echt extreem. 1V op 50nm afstand geeft een veldsterkte van 200MV/m. Met dit soort velden wordt zeker wel rekening gehouden tijdens chipdesign. Door de grote veldsterkte kunnen isolatiekanalen snel doorslaan. Dit was in 1996 al een probleem.

In de tussentijd is er veel onderzoek naar gedaan en het geluk is dat SIO2 (silicium oxide) een zeer stabiele en goede isolator is. Vaak wordt vergeten hoe belangrijk het is dat SIO2 een goede isolator is. Maar zelfs dan zijn er nog extra materialen nodig om te zorgen dat het koper van de banen niet het silicium in getrokken wordt door de velden en uiteindelijk kortsluiting of open banen kan veroorzaken.

Ook is ook de reguliere EM straling een probleem. De hogere harmonische generen zeker velden die inkoppelen op andere naastgelegen banen. Dit is een van de redenen dat de spanning van de transistor niet meer omlaag. Het ruisniveau in een processor is dusdanig hoog dat er foutieve schakelingen kunnen optreden als de spanning verder wordt verlaagt. Nu is EM niet de enige, maar wel een van de oorzaken van die ruis. Helaas, want het energieverbruik daalt kwadratisch met de spanning, dus daar kan veel gewonnen worden.
Je hebt helemaal gelijk, ik zit te derpen. Zat alleen te denken aan pickup loop en self field (DC), dingen waar ik in de supergeleiding mee gewerkt heb. Overgiens, energieverbruik stijgt kwadratisch met de spanning, dus daalt als een soort omgedraaide kwadraat
Twee soorten ouderwetse EH koppeling:
E velden, spanning gerelateerd, capacitieve koppeling
H velden, stroom gerelateerd, inductieve koppeling
Whoops, stomme auto"correct" :X
Misschien beetje domme vraag, maar zou Intel niet hun ontwerpen gewoon bij Samsung kunnen laten maken aangezien ze laaste paar jaar steeds meer moeite lijken te hebben met kleinere procédées. Misschien dat ze hun high end dan bij Samsung kunnen laten maken en midden segment nog zelf bedienen totdat ze het process om kleiner te gaan beter onder de knie hebben.
Dat kunnen ze doen.

Ze laten al bepaalde chips bij TSMC produceren.


Om te kunnen reageren moet je ingelogd zijn


OnePlus 7 Pro (8GB intern) Microsoft Xbox One S All-Digital Edition LG OLED C9 Google Pixel 3a XL FIFA 19 Samsung Galaxy S10 Sony PlayStation 5 Apple

Tweakers vormt samen met Tweakers Elect, Hardware.Info, Autotrack, Nationale Vacaturebank, Intermediair en Independer de Persgroep Online Services B.V.
Alle rechten voorbehouden © 1998 - 2019 Hosting door True