Intel zet gestapelde cfets op transistorroadmap

Intel werkt aan zogeheten complementary field-effect transistors, oftewel cfets. Dat meldt het bedrijf tijdens het ITF World-evenement van imec. Met cfets worden twee verschillende soorten transistors verticaal gestapeld voor een hogere transistordichtheid.

Ann Kelleher van Intel noemde de komst van cfets voor het eerst tijdens een keynote op ITF World. Dat schrijft techwebsite Tom's Hardware, die aanwezig was bij het evenement. Het bedrijf toont cfets op een slide in zijn keynote. Kelleher noemde echter geen concrete planning voor wanneer Intel cfets in productie neemt. Imec verwacht dat cfets rond 2032 geïntegreerd kunnen worden in chips. Het is niet bekend of Intel die planning ook aanhoudt.

Cfets zijn een verdere ontwikkeling van zogeheten gate-all-aroundtransistors, ook wel nanosheets. Bij dergelijke gaa-transistors worden siliciumkanaaltjes volledig omhuld door een gate, wat moet leiden tot betere gatecontrol en daarmee tot minder shortchanneleffecten. Ook is de opbouw van gaa-transistors relatief compact, wat moet leiden tot een hogere transistordichtheid. Intel heeft gaa-transistors voor volgend jaar op zijn roadmap staan, onder de noemer RibbonFET.

Cfets hebben ook kanalen die volledig omsloten zijn door de gate. Anders dan bij 'gewone' gaa-transistors, worden bij cfets echter twee transistortypen boven op elkaar gestapeld. Chips maken gebruik van twee verschillende soorten transistors: p-transistors met een positieve lading en n-transistors met een negatieve lading. Momenteel zijn dat losse devices die naast elkaar worden geplaatst. Met cfets worden die verticaal op elkaar gezet. Dergelijke transistors moeten daarmee compacter zijn voor een hogere transistordichtheid, ook in vergelijking met gaa-transistors.

Imec zette cfets vorig jaar op zijn roadmap. Grote chipmakers, waaronder Intel, gebruiken onderzoek van imec als basis voor hun eigen procedés. Dit is echter de eerste keer dat Intel zelf over dit transistortype spreekt. Opvallend genoeg maakt het bedrijf geen melding van zogeheten forksheettransistors. Dat transistortype wordt naar verwachting geïntroduceerd als een soort tussenstap voor gaa-transistors en cfets, waarbij p- en n-transistors dicht naast elkaar worden geplaatst met een diëlektrische muur ertussenin.

Tweakers publiceerde vorig jaar een interview met Hans Mertens van imec. In dat interview werd ingegaan op de werking van transistors en de transistortypes die de komende jaren worden geïntroduceerd. Mertens vertelde toen ook over cfets, de verschillende manieren waarop cfets opgebouwd kunnen worden en de voordelen van dergelijke transistors.

De roadmap van onderzoeksinstituut imec. Cfets moeten vanaf 2032 klaar zijn voor gebruik. Bron: imec

Reacties (20)

[Alxndr]

Ik mis hoe ze hier met het probleem van extra warmte om willen gaan, 2 lagen lijkt me 2 keer zo veel warmte om af te voeren dmv hetzelfde chipoppervlak? En het is nu niet zo dat Intel op het moment al uitblinkt in laag verbruik/temperatuur.

Het integreren van een koelingsmethode lijkt me pas echt de uitdaging, zeker op nanometerschaal.

[xtrme]

de Die wordt compacter kleiner, bij zelfde hoeveel transistors maar zegt natuurlijk niet dat de package en heatspreader kleiner wordt
misschien wel elektrische koelkanalen, tussen de gates, welke, nagelang je verder naar buiten komt, groter worden

[Alxndr]

Hoe groot is de kans dat dit netto tot kleinere chips gaat leiden ipv tot twee keer zoveel transistors op een chip?

De noodzaak voor chips om kleiner te worden lijkt me vele malen kleiner dan die om voor genoeg koeling te kunnen zorgen.

Wat betreft "elektrische koelkanalen" dan bedoel je thermoelektrische koeling? Dat is toch uiterst inefficient omdat het aan de 'hete kant' nog veel meer warmte creeert? En kun je die hete kant überhaupt wel buiten de chip plaatsen terwijl de koude kant tussen de lagen zit?

[xtrme]

nou die kans is heel reeel. het is namelijk afhankelijk van het doel
kleiner is zelfde snelheid met minder vermogen
zelfde grootte meer verwerkingskracht tegen zelfde vermogen

het elektrisch koelen is een voorbeeld, zouden natuurlijk ook nano tubes van een goed geleidend materiaal o.i.d. zijn welke ook weer leid naar een groter koeloppervlak
dat iets niet heel efficient is wil niet zeggen dat het niet (tijdelijk) het probleem verkleint, tot dat daar weer een vernieuwende iteratie opkomt
al hoewel het fijn is dat je soms stappen kunt overslaan. helaas gaat het niet van A ineens naar Z in ontwikkelingen, dat gaat via B, N en Q voorwaarts en soms stapje terug om weer 2 stappen voorwaarts te gaan

[SkyStreaker]

Ik zou mij kunnen voorstellen dat er gekeken wordt naar koeling aan beidde kanten van de chip of dat er wellicht weer "insteek"-CPU's komen waarin we dan toch niet helemaal ontsnappen aan waterkoeling.

[lezzmeister]

De cpu's worden heter en heter, voor AM5 is de PPT nu al iets van 240 watt. Dat is zo ongeveer waar standaard heatpipes het niet mee bijbenen. Als we verder willen dan dat (en als de servermarkt een indicatie is dan gebeurt dat wel) dan moeten we met wat anders komen.

Enorm lawaai of enorm zwaar koelblok met flinke heatpipes. Of je gebruikt een leuk formaat radiator voor meer oppervlak en dan met water. Gewoon andere vorm van transport voor overtollige hitte, het is niet per se goed of slecht, mogelijk meer moeite maar met een AiO ook niet echt meer. Of dat goed werkt met een insteek-cpu (buiten of dat goed gaat met 1700/1718 contactpunten) dat betwijfel ik maar misschien.

[d3x]

Aangezien het een artikel is over intel, daar staat de MTP op 253. Echter weten we allemaal dat bij AMD de harde limiet is bij Intel verre van....
https://www.techpowerup.com/review/amd-ryzen-9-7950x/24.html
https://www.techpowerup.c...el-core-i9-13900k/22.html

als laatste, er is nog een verschil met TDP en warmte, hoe kleiner hoe moeilijker. Daar heeft AMD nu het meeste last vna want zij gebruiken kleinere chiplets. Intel heeft dit ook in volgende generatie Meteor lake, echter komt deze niet in de high end core count of sku...

[Blokmeister]

Ik denk dat dat wel meevalt eigenlijk. Bij elke schaling is het verbruik per transistor omlaag gegaan. Je ziet dat het verbruik per oppervlakte ongeveer hetzelfde blijft of beperkt zal stijgen.

Verder denk ik dat de compactheid van dit type transistoren vooral wordt gelimiteerd niet door de grootte van de transistor zelf, maar door de beperkte dichtheid van de aansluitingen in de lagen die erop volgen (Middle Of Line of eerste lagen van Back-End Of Line). Dat zijn vaak de meest kritieke lagen, niet de lagen van de transistoren zelf (Front End Of Line). Die architectuur is eigenlijk nooit fundamenteel veranderd (als je de overgang van 2D naar 1D per laag niet meetelt).

Edit: je ziet ook dat de metal pitch niet sterk afneemt na de A10 node. Metal is BEOL, precies wat ik bedoelde.

[Reactie gewijzigd door Blokmeister op 27 juli 2024 06:05]

[Nas T]

Ik mis hoe ze hier met het probleem van extra warmte om willen gaan, 2 lagen lijkt me 2 keer zo veel warmte om af te voeren dmv hetzelfde chipoppervlak?
...

Ik verwacht niet dat het zo eenvoudig is. Doordat je meer transistoren per volume kwijt kan, zal je thermische huishouding er onder lijden, zeker als het verticaal is. Naast dat je onderste transistor door de bovenliggende laag zijn warmte kwijt moet (dus een langere weg), produceert die bovenliggende laag zelf ook warmte. Ik gok dat het een en ander qua schakelgedrag daarop aangepast wordt. Voor parallelle processen lijkt me dat idealer, omdat je meer transistoren kwijt kan. Maar voor singlethreaded minder, omdat de transistoren zuiniger en dus trager moeten werken.

[Natean]

Ik ben niet zo thuis met deze projecten. Maar ik weet dat er menig microfluidica projecten zijn voor halfgeleiders.
Er zijn projecten (meerdere instanties) waar vloeistoffen met een hoge specifieke warmte door microkanalen in het silicium van een halfgeleider vloeien om warmte over een groter oppervlakte te verdelen.

Ook is warmte 1 aspect, als je de parasitaire capaciteiten in een chip kan verminderen doorbhet ontwerp can de node dan heb je een evenredige (niet helemaal maar goed genoeg) warmte reductie.

Ook kan er een heleboel dummy silicium als thermische buffer aanwezig zijn.

Als laatste is bleeding edge bleeding edge, als je in downtown ny je server van grote kan doen halveren is dat eender welke kost waard. Als je met phase change koeling goedkoper uitkomt dan met een server met de dubbele grote dan betekent dat dat er een markt voor is.

[Blizzard_1978]

Kijk eens naar de x3D cpu's van AMD zijn ook stacked, de extra cache zit bovenop en dat gebruikt het relatief meeste stroom dus produceert de meeste warmte.
Cache is vaak gemaakt op een grotere node dus ook vaak inefficiënter.

[Verwijderd]

Tja, als kleiner op een groter oppervlak niet gaat, je niet naar beneden kunt, dan maar naar boven.
Ook dit kan niet oneindig ivbm. warmte. Logisch gezien krijg je dan een warmere core terwijil van buitenaf gekoeld kan worden. Behold, '3D' ipv. '2D', 'stacks', etc.
Mooi om te zien hoe frontiers in de technologie uitersten blijven proberen te verleggen.

Misschien zien we ooit een centrale hyper-dense hyper-cube, of andere geometrische vormen, met een efficiente contact-surface, die zichzelf kunnen herprogrammeren/optimaliseren, de interconnects/pathways/gates, voor wisselende workloads, en deze toewijzen binnen een matrix aan processoren, parallel.
Misschien tetrahedrons met een programmability/rulership, input en output aspect.
Dromen mag?

Maar goed, niet ieder linear probleem is parallel of ruimtelijk op te lossen.
Bijvoorbeeld waarbij een volgende iteratie afhangt van het resultaat van een vorige.
Misschien hebben wiskundigen of anderen onder ons hier een interessante mening over.

[Reactie gewijzigd door Verwijderd op 27 juli 2024 06:05]

[Clevergyno]

Ja nu is het wel sciencefiction waarmee je aankomt..

[Verwijderd]

Ja he? Zo beginnen veel ideëen waarvan je sommigen kunt uitwerken, veel ook niet.
Lekker nerdy dacht ik, leuk voor sommigen onder ons, anderen denken, uhuh zal wel en doen daar gewoon lekker niets mee.

[Reactie gewijzigd door Verwijderd op 27 juli 2024 06:05]

[whersmy]

Innovatie, mooi. Zal nog even duren, maar wat een complexiteit.

[1Joshua5]

Wut dan ben ik 68!?!?! How time flies from my good old C64 als tiener.

[CPV]

Ik ook.
De pnp- en npn-transitoren, de mosfet en cmos transistoren, de SR- en de JK-flipflops van de HTS lijken ook wel een eeuw geleden.

[1Joshua5]

Wij hebben wel de mooiste tijd meegemaakt denk ik. Alleen qua mogelijkheden van vandaag de dag, die had ik vroegah wel willen hebben. De rek qua leren/ontwikkelen is er wel uit aan het gaan.

[lulkoekje]

Zelf vermoed ik nog een hele nieuwe revolutie voortvloeiende uit onze steeds verdergaande kennis van 2d materialen en het stapelen daarvan. Daar lees ik steeds vaker voor mij bijna onbegrijpelijke gave dingen over.

[the_stickie]

Of hoe het Europese (igv IMEC Belgische!) knowhow is die de chipundustrie blijft voortstuwen