Intel demonstreert eerste PowerVia-testchip met backside power delivery

Intel demonstreert een testchip met een implementatie van zijn PowerVia-techniek. Het is de allereerste productachtige testchip die gebruikmaakt van dergelijke backside power delivery, die onder meer hogere kloksnelheden en meer efficiëntie moet opleveren.

Intels testchip, genaamd Blue Sky Creek is gebaseerd op zijn Crestmont-cores, vertelt het bedrijf in een briefing aan journalisten van onder meer Tweakers. Dat is de volgende generatie efficiënte E-cores, die later dit jaar wordt geïntroduceerd in de Intel Meteor Lake-consumentenprocessors, maar dan zonder backside power delivery. Het gebruik van PowerVia leidde onder meer tot zes procent hogere kloksnelheden zonder verdere veranderingen aan de cores. De chip maakte daarnaast beter gebruik van het beschikbare chipoppervlak, met een 'standaardcel-utilization' van meer dan 90 procent.

Intel produceerde de chip op een intern testprocedé dat is gebaseerd op Intel 4 en dat PowerVia-stroomvoorziening biedt. Intel wil PowerVia commercieel beschikbaar stellen in zijn 20A-procedé, dat op de planning staat voor volgend jaar. Behalve op bspd stapt Intel met 20A over op gate-all-aroundtransistors. Met het ontwikkelen van de Blue Sky Creek-node wilde Intel PowerVia afzonderlijk ontwikkelen en debuggen om deze techniek later relatief simpel over te hevelen naar 20A in combinatie met het nieuwe transistortype. Volgens Intel haalt het testprocedé inmiddels yields die geschikt zijn voor massaproductie.

Bspd is een techniek om chips efficiënter van stroom te voorzien. Iedere chip bestaat uit twee verschillende netwerken met interconnects: een voor de stroomvoorziening en een voor signaalverwerking. Naarmate transistors kleiner worden, zitten die twee netwerken elkaar steeds meer in de weg. Bspd lost dat probleem op door de stroomvoorziening te verplaatsen naar de achterkant van de wafer. Dat moet onder meer hogere kloksnelheden opleveren en lekstromen verminderen.

Alle grote chipmakers werken aan een implementatie van bspd. Intel heeft zijn PowerVia-implementatie op de roadmap staan voor de eerste helft van 2024. TSMC introduceert in 2026 een N2P-procedé met bspd. Ook Samsung wil deze techniek toepassen met zijn 2nm-nodes, waarmee de eerste chips vanaf 2025 worden geproduceerd.

Reacties (23)

[Scriptkid]

Ben ik de enige die niks kan maken van de screenshots,

leuk dat ze toegevoegd zijn maar zonder uitleg aan iemand niet erg bekend is in de materie zegt het

@AverageNL Kun je meschien info toevoegen over wat ze nu precies proberen uit te leggen in de bijgevoegde slides of heb je een bron vermelding.

[Sissors]

De eerste is de interessantste. Links zie je een reguliere stack voor een halfgeleiderproces. Helemaal onderaan heb je de transistoren, en daarboven heel veel metaallagen. Waarbij de eerste lagen klein zijn, en hoe hoger je komt, des te groter de metaalsporen worden.

Rechts zie je wat ze hier verbeteren, de transistoren zitten nu niet onderaan, maar in het midden, en je hebt zowel erboven als eronder metaalsporen zitten, waarbij degene die erboven zitten gebruikt worden voor signalen, en degene die eronder zitten gebruikt worden voor de voeding.

[derx666]

Interessant, maar wat ik hier niet uit op kan maken is waar daadwerkelijk de boven en onderkant van de CPU / chip zit.
In een van de 2 situaties komt de voeding dus van de bovenkant van de CPU, en dan vraag ik me dan af hoe ze die daar krijgen?

[the_stickie]

Dat is waar die PowerVIA's voor dienen

[Paul]

En voor degenen die niet weten wat een via is: in principe is het een gat in een PCB (en ik gok in een wafer) om van de ene naar de andere kant / layer te gaan.

Bij een dual layer PCB heb je alleen volledige via's, door het hele bord heen. Als je meerdere lagen hebt kun je ook blinde vias [blind via] (van de buitenkant naar een diepere laag, maar er niet helemaal doorheen) en begraven vias [burried via] (waarbij geen van beide uiteindes uitkomen op de buitenste laag) hebben.

Zo te lezen wil Intel vias toevoegen aan de wafer om de voeding van de "pinnen" naar de bovenkant te krijgen.

[Reactie gewijzigd door Paul op 27 juli 2024 04:47]

[Janbraam]

en dan is (ok, vind ik zelf ) Wikipedia handig om te raadplegen: https://en.wikipedia.org/wiki/Via_(electronics)

Via komt dus uit het Latijn.

[DMZ]

Komt er op neer dat de power delivery nu letterlijk bij de relevante componten ligt in plaats van aan de andere kant van de chip, wat inprincipe lanes korter maakt, minder interferentie mogelijk maakt en een zooitje andere dingen die erg handig zijn. Bij die front side power delivery moet je even kijken dat die front side connectors dus niet zichtbaar zijn en aan de andere kant van de chip liggen, dan snap je het.

[atthias]

ik neem aan dat een ander voordeel is dat hitte nu sneller uit de chip verdwijnt of juist het tegenovergestelde gezien de power nu onderaan zit en dus langer moet reizen naar de heaatspreader

[BadRespawn]

Het gaat vooral om minder lekstromen en kortere verbindingen bij power delivery waardoor de verliezen lager zijn en dus minder warmte wordt geproduceerd. Bijkomend voordeel is minder stoorsignalen via power delivery.
Maar de meeste warmte wordt geproduceerd in de transistors, die hebben koeling dus harder nodig.

[atthias]

dank voor de verduidelijking

[jcnwillemsen]

Bij nummer 2 gaat de stroom via dat kanaal , ik begrijp et ook niet

[Reactie gewijzigd door jcnwillemsen op 27 juli 2024 04:47]

[Gutteguttegut]

Bij de naam VIA moet ik altijd aan vroeger denken, low budget moederbord chipsets...
https://en.wikipedia.org/wiki/VIA_Technologies
#opa

[Qwerty-273]

Het grappige is dan wel dat Intel een deel van de werknemers van Via's Centaur divisie (x86 cpu's) heeft overgenomen in november 2021.
https://www.theregister.c...s_centaur_staff_to_intel/

[rixster]

via VIA dus.
OK, ik laat mijzelf wel naar buiten gaan

[MilanSxD]

Ik vond hem leuk.

[rdcL.be]

https://en.wikipedia.org/wiki/Via_(electronics)
https://en.wikipedia.org/wiki/Through-silicon_via

[Reactie gewijzigd door rdcL.be op 27 juli 2024 04:47]

[Lamerikx]

Ben er 34 en die naam zit al zo'n 20 jaar in mijn hoofd van die oude chipsets

[estej]

Weet iemand of "een 'standaardcel-utilization' van meer dan 90 procent." goed is in verhouding met andere bestaande processen?

ik weet nu niet of dit een statement is van "kijk hoe dicht we al bij de huidige technologie zitten" of dat dit juist is van "kijk hoeveel beter we al zijn dan bestaande technologie"

Een snelle Google gaf niet echt een antwoord daarop

[scholtnp]

... of "een 'standaardcel-utilization' van meer dan 90 procent." goed is in verhouding met andere bestaande processen?

Honderd procent halen lukt niet omdat de bedrading heel complex is. In tegenstelling tot geheugencellen is de bedrading van de logische functies niet regelmatig maar lijkt behoorlijk warrig. Het place en route algoritme heeft nu éénmaal zijn beperkingen.
De resterende 10% wordt vaak opgevuld met decouplingcellen oftewel elektrische capaciteiten. Dat reduceert de tijdelijke spanningsval als een logische poort schakelt en dus stroom gebruikt.

Een snelle Google gaf niet echt een antwoord daarop.

Er gaat niets boven Gron... echte intelligentie

[estej]

Bedankt voor je reactie. Mijn vraag is niet wat het maximaal haalbare is, maar wat de huidige stand van zaken is. Voor mij ontbreekt de context, is 92% hoog of laag?

ik weet nu niet of dit een statement is van "kijk hoe dicht we al bij de huidige technologie zitten" of dat dit juist is van "kijk hoeveel beter we al zijn dan bestaande technologie"

[scholtnp]

Dit probleem, de te complexe bedrading, speelt in elke technologie. Het is een kostenafwegingsverhaal: wil je voor je chip geld steken in dezelfde nauwkeurigheid als de basistransitoren voor elke bedradingslaag? Of bespaar je door iets grovere maskerlagen te bestellen van de bedrading en je chip iets te laten uitdijen?
Vergeet niet dat de capacitieve ontkoppeling ook nodig is, de bonddraden houden snelle toevoer van stroom tegen.

[Kobboi]

Backside power delivery, daar ben ik al jaren heel sterk in! ) )=33

[graey]

De risks zijn nog best noemenswaardig zeg; lagere yields, minder mogelijkheden voor debugging, heat dissipation... Benieuwd hoe ze dat gaan oplossen, prototypen met front side delivery en dan overstappen lijkt me ook niet echt een optie? Of zijn er nieuwe manieren om die risico's te vermijden?