TSMC kondigt '1,6nm'-procedé aan en wil productie in 2026 beginnen

TSMC kondigt zijn A16-node aan. Dit '1,6nm'-procedé beschikt opnieuw over gate-all-aroundtransistors, net als de komende 2nm-nodes van het bedrijf. De Taiwanese chipmaker wil in de tweede helft van 2026 beginnen met massaproductie op A16.

TSMC kondigde het nieuws aan tijdens zijn Amerikaanse Technology Symposium 2024. Het is voor het eerst dat de chipmaker zijn plannen voorbij de 2nm-familie openbaar bekendmaakt. Met de A16-node stapt de fabrikant bovendien over op een nieuw naamgevingssysteem. In plaats van met de 'N' van 'nanometer', begint de merknaam van het procedé met de 'A' van ångström. Eén ångström staat gelijk aan 0,1nm, waarmee A16 op de markt wordt gebracht als een 1,6nm-node.

Het nieuwe A16-procedé wordt gebaseerd op gate-all-aroundtransitors, ook wel nanosheets genoemd. TSMC voorziet de nieuwe 1,6nm-node ook van backside power delivery. Daarmee wordt, zoals de naam doet vermoeden, de stroomvoorziening naar de onderkant van de chip verplaatst. Momenteel zit die op de bovenkant, maar dat leidt steeds vaker tot ruimteproblemen in combinatie met de signaalverwerkingsnetwerken, die ook op de bovenkant van de chip zitten. Backside power delivery verhelpt dat probleem en kan daarom betere prestaties en hogere transistordichtheden opleveren.

Bron: TSMC

Volgens de fabrikant is het A16-procedé acht tot tien procent sneller dan N2P bij dezelfde Vdd-spanning. Bij dezelfde spanning gebruikt A16 vijftien tot twintig procent minder stroom dan N2P. De transistordichtheid wordt op zijn beurt met zeven tot tien procent verhoogd, meldt de Taiwanese chipfabrikant donderdag.

TSMC zei vorig jaar dat het bedrijf backside power delivery zou introduceren in zijn N2P-procedé, dat ook voor 2026 op de planning staat. Die plannen worden nu geschrapt, zegt Tom's Hardware, dat bij het TSMC Technology Symposium aanwezig was. Waarom het bedrijf de introductie van deze techniek opschuift naar A16, is niet bekend.

Bron: TSMC

N2-nodes krijgen 'NanoFlex'

TSMC deelt daarnaast een update van zijn 2nm-roadmap, die volgens de fabrikant nog altijd op schema ligt. Het bedrijf is van plan om in de tweede helft van dit jaar te beginnen met de productie op zijn eerste 2nm-node, ook wel N2. Het jaar daarop volgt N2P, een tweede 2nm-generatie met betere prestaties.

De fabrikant kondigt donderdag voor het eerst de komst van NanoFlex aan. Chipontwerpers kunnen met die techniek verschillende 'standaardcellen' combineren binnen een enkele chip. Gebruikers kunnen bijvoorbeeld blokjes op de chip wijden aan transistors die geoptimaliseerd zijn voor hoge prestaties, maar die daardoor ook meer stroom gebruiken. Een ander deel van de chips kan dan opgebouwd worden uit efficiëntere transistors, die iets minder goed presteren, maar ook minder ruimte innemen. TSMC zegt dat klanten zo hun chipontwerpen kunnen afstemmen op de 'optimale stroom-, prestatie- en oppervlakteafwegingen voor hun toepassingen'.

TSMC heeft een soortgelijke techniek, FinFlex, geïntroduceerd voor zijn N3-serie met '3nm'-procedés. Die techniek liet klanten verschillende soorten finfets combineren binnen een enkele chip, eveneens voor het beter afstemmen van stroomgebruik, transistordichtheid en prestaties. Die techniek wordt sinds vorig jaar in de praktijk gebruikt met de introductie van N3, en nu ook het verbeterde en versimpelde N3E.

Een TSMC N2-nanosheettransistor

Reacties (33)

[Ludewig]

Backside power delivery gaat niet alleen om de ruimte, maar is ook van belang omdat de data- en stroomverbindingen fundamenteel verschillende eisen stellen. De stroom kan het beste door dikke korte draden gaan, zodat je weinig last hebt van stroomlekkage. Zo wordt de chip zuiniger.

De data wordt verzonden met hele lage voltages vergeleken met de stroomtoevoer, waardoor je sowieso weinig verlies hebt en een aardig complexe lagenstructuur geen probleem is. De draden die je gebruikt voor data moeten heel snel kunnen wisselen tussen 0 en 1, maar de weerstand van die draden is weer niet zo erg belangrijk. Dat is weer heel anders dan bij de stroomtoevoer, waarbij je een lage weerstand wil hebben (en dus weinig stroomverlies), maar het prima is als het verhogen of verlagen van de stroomtoevoer wat trager gebeurd.

Dus eigenlijk wil je verschillende materialen gebruiken voor de draden van de stroomtoevoer en de dataverbindingen, en wil je voor de stroomverbindingen een korte, dikke structuur hebben, en voor de dataverbindingen een lange, dunne, complexere structuur. Op dit moment loopt dat echter allemaal door elkaar en gebruiken ze dezelfde materialen en technieken om de lagen te maken voor beide. Door de stroomtoevoer aan de andere kant van de chip te plaatsen, kunnen ze de materialen en de techniek om de lagen aan te brengen, optimaliseren voor stroomtoevoer aan de ene kant van de chip en optimaliseren voor dataverbindingen aan de andere kant.

[Reactie gewijzigd door Ludewig op 23 juli 2024 06:18]

[PolkaDanser]

Lekkage krijg je doorgaans niet in de bedrading maar in de diffusielagen, dus in de transistors.
Wel wil je voor power delivery dikkere metaalsporen hebben. Die hebben een lagere weerstand en dus krijg je minder voltage drop in chip. Bij teveel voltage drop zullen de cellen aan het eind van de draad niet meer werken.
Bij de meeste processen die ik ken zijn de bovenste paar lagen metaal dan ook dikker (en van een andere samenstelling) en deze lagen worden voor de power delivery gebruikt. Het lijkt erop dat deze lagen naar backside zijn verhuisd.
Het grote voordeel hiervan lijkt mij de afname van de parasitaire capaciteiten ten opzichte van de power draden. Immers, elke twee onderling geïsoleerde draden vormen een (parasitaire) capaciteit. Deze capaciteit veroorzaakt een signaal degradatie (een mooie steile flank wordt een flauwe helling). Daardoor het langer voordat de spanning de drempel tussen 0 en 1 overschrijdt, de chip wordt trager. Daarom wil je die capaciteit zo klein mogelijk hebben en dan helpt het om die grote metaalvlakken (wat eigen is aan voedingslijnen) naar, in dit geval, naar de achterkant te verhuizen, dan dragen ze niet meer bij aan de parasitaire capaciteit.
Behalve dat de snelheid van de chip omlaag gaat heeft die parasitaire capaciteit ook invloed op het stroomverbruik. In CMOS cellen zie twee schakelaars (transistors) is serie staan en altijd staat er een schakelaar open en is de andere dicht. Tijdens het schakelen staan echter beide schakelaars even tegelijk open waardoor er een stroom loopt. De tijd dat beide schakelaars tegelijk open staan hangt af van de flank van het ingangssignaal. Hoe steiler de flank des te korter beide transistors open staan. Door die parasitaire capaciteit wordt de flank flauwer en duurt het schakelen langer en dus gaat stroomverbruik van de chip omhoog.

[Mamoulian]

In deze minuscule technologieën is het ook van belang om zo uniform mogelijk de layout te tekenen en worden de regels stelselmatig strenger (en soms ook absurd streng) om toch maar de yield te verbeteren. Het probleem met een parasitaire capaciteit naar bv een grond/voedingslijn is niet zo belangrijk overigens, wel bijvoorbeeld met een schakelend kloksignaal. Om een voorbeeld te geven hoe absurd de regels worden: Finfet transistoren met een verschillende afmeting mogen niet zomaar naast elkaar komen te liggen maar er moet voor een soort van zeer geleidelijke transitie gezocht worden van de ene naar de andere transistor. Dat maakt het allemaal minder compact (of vereist een enorme planning op voorhand) maar ik heb het vermoeden dat niet bij deze technologieën het minder draait om de winst in oppervlakte maar wel het kleinere stroomverbruik. Overigens quantum effecten (zoals tunneling) treedt al op vanaf 7nm (wat soms transistoren spontaan -dus ongewild- aan schakelt).

[PolkaDanser]

Het probleem met een parasitaire capaciteit naar bv een grond/voedingslijn is niet zo belangrijk overigens, wel bijvoorbeeld met een schakelend kloksignaal.

Klopt, zo'n schakelend kloksignaal is ook een leuke bron van ellende. Maar op de cross section zie ik dat die ook naar de backside is verplaatst.

En wat die absurde regels betreft, volgens mij is "absurd" nog een understatement In een aanzienlijk grover process heb ik ooit te maken gehad met uiterst complexe layout regels en ze deels mogen implementeren. Er in layout aan voldoen was al een drama, implementeren was helemaal een leuke puzzel. En het werd pas echt dolle pret als je over full custom layout praat (dus geen standaard cellen maar, zeg maar, "analoge" layouts). Dan blijken die regels allemaal niet zo hard en blijkt er in gesprek met de processs technologen een en andere kneedbaar te zijn.

Met finfets e.d. heb ik nooit direct mee te maken gehad maar op conferenties er het nodig over gehoord. Wat ik inderdaad heb begrepen is dat de floorplanning steeds belangrijker wordt.

[beerse]

In plaats van met de 'N' van 'nanometer', begint de merknaam van het procedé met de 'A' van ångström. Eén ångström staat gelijk aan 0,1nm, waarmee A16 op de markt wordt gebracht als een 1,6nm-node.

De nerd/autist in mij zegt dat dit goed kan: N2 == A20 en omgekeerd: A16 == N 1,6

Toevoeging: als we bij A beneden de 10 komen, kan/zal de p (van pico meter) gebruikt worden: A2 == P200. Of is die P al elders gebruikt?
Of we zo ver gaan komen is nog maar de vraag, volgens Wikipedia: Ångström (eenheid) is de gemiddelde atoom ergens tussen de 0,5 en 6 Angstrom.

[Reactie gewijzigd door beerse op 23 juli 2024 06:18]

[Herax10NL]

Ik ben totaal niet natuurkundig onderlegd. Maar is het fysiek mogelijk om een transistor kleiner dan een atoom te maken?

[tedades]

International Roadmap for Devices and Systems (2021):
5nm node, gate pitch: 51nm, metal pitch 30nm
3nm node, gate pitch: 48nm, metal pitch 24nm
2nm node, gate pitch: 45nm, metal pitch 20nm
bron: https://web.archive.org/w.../pdf/2021/2021IRDS_MM.pdf

Hoewel een slide van Synopsys claimt dat ze iets kleiner zouden worden: https://i.imgur.com/9E677ip.png

(Een atoom is trouwens grofweg 0.1~05nm)

[Snotvis]

Nee, je kan immers geen Lego-huisje maken dat kleiner is dan je Lego steentjes.

Nu moet ik er wel bij zeggen dat de Node-sizes (10, 7 Nm etc.) sowieso niet overeenkomen met de daadwerkelijke afmetingen, maar dat dit vooral een marketing term is. Intel's 10 Nm is ongeveer gelijk aan TSMC's/ AMD's 7 Nm.

[dmantione]

De hoeveelheid nanometers staat in dit artikel niet voor niets tussen aanhalinsgstekens.

[Anoniem: 532949]

Maar is het fysiek mogelijk om een transistor kleiner dan een atoom te maken?

dat lijkt me heel onwaarschijnlijk.

Die getallen zoals 1.6 nm staan trouwens niet voor de grote van de gehele transistor maar voor de kleinste features van die transistor, bijv de gate is op zijn dunste punt 1.6nm.
Sterker nog, die getallen zijn vaak benaderingen teruggerekend naar hoe klein de features zouden zijn mits ze nog 2d (planner transitors) zouden zijn, maar inmiddels zijn het 3d structures zoals FinFet en Gated all around etc.

[Mamoulian]

Nee. Transistoren bestaan nog steeds uit fysieke componenten, zoals het polysilicon voor de gate en het metaal voor de terminals/baantjes, dus je kan niet kleiner dan een atoom gaan. Maar het gaat nog verder, chips worden belicht (door een fysiek masker, dus ook bestaande uit atomen) en iedere stap (en daar zijn er heel veel van) vereist dat alle maskers perfect op elkaar gealigneerd moeten kunnen worden. Met ander woorden, zelfs met 1 atoom als gatelength (hetgeen dat gebruikt wordt om de grootte van een technologie te definiëren) is de foutmarge 0.

[aap]

Angstrom is een gangbare eenheed in de vaste-stoffsica wanneer het gaat om afstanden tussen atomen in kristallen. Dus het is een toepasselijke eenheid om gebruikt te worden voor halfgeleiderproducten.

Picometers zijn ook helemaal correct, maar niet zo gebruikelijk. En zoals je al aangeeft, kleiner dan een atoom kunnen de halfgeleiderprocessen eigenlijk niet worden, dus dan kom je nooit onder de ca. 100 pm.

[Reactie gewijzigd door aap op 23 juli 2024 06:18]

[Anoniem: 532949]

offtopic, waarom moet nerd nu weer gelinkt worden aan autist. Sowieso vind moet men zich niet schamen voor een kritische blik op dit soort zaken, zeker niet op een form zoals tweakers.

[beerse]

De link tussen nerd en autist is in mij. Het is dat ik niet weet of het de autist of de nerd in mij is die deze reactie heeft gegeven.

En ik zie dat eerder als een geuzennaam dan als kritiek. Ik ben er stiekem wel trots op.

[rshunter99]

Wat blijft dit toch ontzeggend fascinerend spul. Het gaat me kilometers boven de pet maar wat lees ik hier graag over en word ik er enorm enthousiast van!

[Geekomatic]

Toch maar weer even:
De minimum feature size (metal pitch) van het 2 nm proces is 20 nm...
Ik ben benieuwd of er in het 1.6 nm proces verdere miniaturisatie bereikt is.

[IamPeacock]

Klopt het dat ik zeg dat de prestatiewinsten per generatie kleiner worden? Ik lees een 8-10%, terwijl ik dacht dat het vroeger snel 15% was.

Of vergis ik me?

[PaulHelper]

Dat kan in principe, ik heb alleen geen idee waar je precies op doelt, heb je het over aantal transistoren? Of heb je het over fps performance/renderperfromance dat soort dingen wat je kan benchmarken?
En hebben we het over single thread of multithreaded, want vooral dat is de laatste jaren aan het veranderen.
De beste bron die ik kan vinden is maar tot 2011 met mooie data:
https://www.researchgate....nce-Historical-trends.png
Daar is het tot 2011 ongeveer 21% per jaar.
Qua fps performance heeft Gamers nexus hier relatief recent nog wat over gedaan:
YouTube: 10 Years of Intel CPUs Benchmarked: i7-930, 2600K, 4790K, & Everythi...
Daar komt ongeveer 7% per jaar uit. Dat zou kunnen betekenen dat in ieder geval qua gaming het lager lijkt te zijn dan wat vroeger was maar dit is eigenlijk een beetje appels met peren vergelijken.
Misschien heeft iemand anders hier betere of gelijker of recentere data en bronnen voor dan ben ik ook wel benieuwd.
Ik dacht dat het minder worden van Moore's law deels wordt opgevangen door het verhogen van aantal cores/threads en dus totale performance maar niet per se single thread.

[knakworst]

Ze moeten alleen nog even de machines bij ASML bestellen

[roelst1]

Dit is een nieuw procedé op bestaande machines

[natural colour]

Dat mag vast niet van Uncle Sam, want chips gaan naar China, Rusland, bla, bla, bla bekend verhaal

[mapa2011]

TSMC is in Taiwan gevestigd

https://www.tsmc.com/engl...%20and%2C%20South%20Korea.

[Reactie gewijzigd door mapa2011 op 23 juli 2024 06:18]

[randar1969]

Mag dus wel Taiwan is vriendjes met de USA, De Taiwanese eigenaren willen ook een fabriek opzetten in Amerika , daar is al positief op gereageerd door de USA. Waar Amerikanen zich druk over maken is een eventuele invasie van Taiwan door China in de toekomst.

[Reactie gewijzigd door randar1969 op 23 juli 2024 06:18]

[Sailor69]

"Ze moeten alleen nog even de machines bij ASML bestellen." Het is een Chinees bedrijf. Dat moeten ze zelf maken.

[knakworst]

De T is van Taiwanese. Mede mogelijk gemaakt door Philips.

[Jan Onderwater]

Tja, TSMC, ASML, Smart Photonics, NXP, Allemaal mogelijk gemaakt door investering, know how en/of technologie van Philips. Alleen Philips zelf lijkt daar niet zo veel aan te hebben gehad.

[eurob]

Wanneer komt graphene eindelijk uit het lab zodat alles 10x sneller gaat.
Budget laptops met processors met grapheen ipv silicon.. geen dure game laptops meer, ideaal for dev

https://research.gatech.e...miconductor-made-graphene

[_Pussycat_]

"over tien jaar", sinds dertig jaar.

Trouwens "alles 10 keer sneller" is nogal naïef.

The team's measurements showed that their graphene semiconductor has 10 times greater mobility than silicon. In other words, the electrons move with very low resistance, which, in electronics, translates to faster computing.

Electronenmobiliteit is maar één van heel veel parameters. Germanium heeft een 4x zo hoge mobiliteit als Silicium, en lijkt altijd een betere keus dan Silicium, maar er is geen enkele goed op het atoomrooster aansluitende isolator. Elke paar jaar komt er een bericht dat Germanium "nu werkend is", en elke keer is het weer fout.

Ik heb een beetje de samenvattingen gelezen, en het lijkt erop dat het enige wat er bereikt was is dat ze een N-type halfgeleider gemaakt hebben. Der P-type ontbreekt, zodat CMOS niet mogelijk is.
Verder vergelijken ze de electronenmobiliteit van N-type grafeen handig genoeg met de P-type silicium, vergeleken met N-type zou het "maar" 5 x beter zijn.

Als ze hier praten over hoe geweldig de electronenmobiliteit is, b
etekent dat waarschijnlijk dat dingen als contactering, isolering, verbindingsleidingen, stabiliteit en formaat van de transistoren niet bruikbaar zijn. Een soort Germanium, maar dan uit koolstof.

Hetzelfde zie je altijd bij nieuwe batterijen, daar heeft een universiteit het bv. over de hoge energiedichtheid in kWh/liter, maar zegt niets over het vermogen, de energiedichtheid per kg, de kosten per kWh, of de laadsnelheid. Boven een artikel staat dan "2 keer betere batterij ontwikkeld", terwijl feitelijk alles slechter is behalve één enkele parameter, en ze vergelijken met state-of-the-art van een paar jaar geleden. Vervolgens zeuren de mensen dan bij tweakers waarom ze de "twee keer betere batterij" niet op de markt terugzien. Ja, hij was nooit 2x beter.

[eurob]

Interessant, bedankt voor de toelichting.

[Du Roi Soleil]

Waarom moet de ontwikkeling al 40 jaar lang zo bizar snel gaan? Er wordt bij TSMC bizar hard gewerkt. Zijn ze niet bang dat ze over 20 jaar op de grens zitten? En wat maakt het uit of er iedere 2 of iedere 3 jaar een nieuwe generatie is?

[PjotterP]

Het maakt zeker wel uit. Meer performance per watt (ook voor zakelijk en industriele toepassingen) en meer mogelijkheden voor compacte maar krachtige systemen. Een steamdeck of legion go zou niet goed mogelijk zijn geweest zonder dit soort voortgang etc.

[Reactie gewijzigd door PjotterP op 23 juli 2024 06:18]

[janklp]

Vanwege concurrentie. Als TSMC niet hard groeit neemt een ander het stokje over. De semiconductor markt is een hele lucratieve waar iedereen het hardst probeert te rennen om zo snel mogelijk op grote schaal te geraken. Zonder schaal ben je kansloos in deze kapitaal intensieve industrie.

[Mamoulian]

De ondergrens lijkt me nu wel bijna in zicht. Het wordt steeds moeilijker en complexer om dergelijke chips te produceren (lees: niet langer rendabel). Men gebruikt nu wel innovatieve trucjes (zoals het stacken van gates in een FinFET) maar ook daar heb je een limiet. Dergelijke minuscule technologieën is vooral belangrijk voor processoren e.d. en niet voor vele andere (industriële/automotive) toepassingen (die nog tussen de 180-110nm zitten).