TSMC noemt 1,4nm- en 1,0nm-procedés voor het eerst op roadmaps

TSMC bevestigt dat het werkt aan chipproductie op 1,4nm en 1,0nm. Het bedrijf toont op zijn nieuwe roadmaps dat deze productieprocessen respectievelijk A14 en A10 genoemd gaan worden. Wanneer de eerste 1,4- en 1,0nm-chips van TSMC moeten verschijnen, is nog onduidelijk.

In een slide van zijn future of Logic-presentatie liet TSMC weten dat A14 'in ontwikkeling' is, en dat zijn N2-proces nog steeds op de planning staat voor 2025. Aangezien N2P, een verbeterde versie van het N2-procedé, in 2026 moet verschijnen, lijkt het erop dat de eerste TSMC-chips die op 1,4 nanometer worden gebakken, op zijn vroegst in 2027 zullen verschijnen. Samsung liet eerder al weten dat het in dat jaar voor het eerst een procedé met transistors van 1,4 nanometer in gebruik wil nemen.

Hoe TSMC's 1,4nm-procedé eruit moet komen te zien, is nog niet duidelijk. Volgens Tom's Hardware is het waarschijnlijk dat het A14-procedé net als 2nm gebruikmaakt van de tweede of derde generatie gate-all-around field-effect transistors, in plaats van verticaal gestapelde complementary field-effect transistors.

In een andere slide van de presentatie wordt vooruitgekeken naar 2030 en daar wordt het A10-proces voor het eerst genoemd. TSMC lijkt dus op het moment van plan te zijn om over zeven jaar 1,0nm-chips te produceren, al is dat vooralsnog koffiedik kijken.

Reacties (52)

[Jodev]

Veel mensen spreken hier hun bewondering uit voor hoe indrukwekkend deze afmetingen zijn, maar nog niemand heeft gezegd dat de werkeljke afmetingen van de transistors veel groter is. Het is natuurlijk nog steeds super indrukwekkend, maar het nanometer getal is eigenlijk puur marketing praat. De metal pitch van de huidige ‘5nm’ chips is volgens mij ongeveer 22nm. Het lijkt mij veel “eerlijker” om het over transistor density te hebben.

[Blokmeister]

Je slaat hier de spijker op zijn kop. Elke keer bij zo'n artikel krijg je reacties waar mensen gaan uitleggen dat we nooit kleiner kunnen dan de A6 node omdat we dan niet genoeg atomen in die 0.6nm kunnen persen om een transistor te maken, niet wetende dat A6 niets te maken heeft met de daadwerkelijke grootte van een transistor.

Transistor density is inderdaad waar we heen gaan, en wat eigenlijk al wordt bedoeld met die node-namen. Als je je transistor density met een factor twee groter maakt, dan kan je dus 1.4x in de lengte en 1.4x in de breedte meer transistors persen, wat overeenkomt met bijvoorbeeld de overgang van 7nm naar 7nm/1.4=5nm, dus plakken we het N5-labeltje op de node, ongeacht hoe we die schaling voor elkaar hebben gekregen, als er überhaupt al geschaald wordt.

Over de indrukwekkendheid hoeven we eigenlijk geen discussie te hebben natuurlijk. Om schaling mogelijk te maken, moeten we met vier in serie geschakelde staalsnijlasers twee keer schieten op gesupersoakerde tindruppels van een paar micron die met 300 km/u door het vacuüm vliegen, om die vervolgens zo naar de tyfus te knallen dat ze opwarmen tot 100 keer warmer dan de oppervlakte van de zon zodat ze licht gaan geven met een golflengte van 13.5 nanometer, en dat 50 000 keer per seconde. Oja, en dat is eigenlijk nog maar de lamp die je in je diaprojector schroeft. Het maken van chips tegenwoordig is compleet bizar. Sommige mensen geloven niet in de maanlanding, maar ik als expert twijfel soms bijna aan EUV.

[Pe Nis]

Hoezo twijfelen aan EUV? Het is er gewoon.

[Blokmeister]

Ik bedoelde het meer om aan te geven hoe ongelofelijk bizar EUV-litho is. Sommige mensen geloven niet in de maanlanding, maar EUV-litho is nog veel waanzinniger dan dat. Echt twijfelen aan het bestaan en werken van EUV doe ik natuurlijk niet.

[Pe Nis]

Top ;-).

[Aldy]

Even een vraag. Om mijn vraag te vereenvoudigen ga ik even uit van de stelling dat ASML de enige chipmachinefabrikant is en TSMC de enige chipmaker.
TSMC heeft een machine staan van ASML en wil dus nog kleinere chips gaan maken. Kunnen zij dit zonder hulp van ASML op de bestaande machine of moeten er onderdelen vervangen worden of moet er zelfs een heel nieuwe machine komen?

[Blokmeister]

Ik zal niet teveel in detail treden, maar je stelt hier een hele goede vraag. Het antwoord is ook lastig en hangt van heel veel factoren af.

Een scanner van ASML heeft een bepaalde maximale resolutie, en hoe dichter je bij die resolutie komt, hoe slechter het contract van je plaatje. Zo'n scanner kan je zien als een diaprojector, waarbij het diapatroon niet vergroot op een scherm, maar verkleind op de wafer wordt geprint. Zo'n dia noemen we ook wel een masker of een reticle. Op het masker staat het patroon van één laag in je chip, bijvoorbeeld de lijntjes die de transistors op het laagste niveau met elkaar verbinden (ervan uitgaande dat je de transistors al in voorgaande stappen hebt geprint).

Heel simpel gezegd. Als je net een nieuwe diaprojector hebt gekocht, kan die echt wel overweg met de nieuwste patronen die je gaat printen. Je patronen zijn gewoon iets kleiner dan de voorgaande, en je nieuwe projector kan die mooi met een hoog contrast afbeelden, aangezien je niet bij de limiet van je projector komt. Maar als je een paar generaties verder bent, kom je wel tegen die grenzen aan. Je contrast gaat omlaag, en het spant erom of je contrast hoog genoeg is voor de nauwkeurigheid die je moet halen. Misschien moet je een andere fotoresist gebruiken, misschien moet je een hogere lichtdosis gebruiken (vergelijkbaar met analoge filmcamera's: ISO omlaag voor minder korrelige foto's en dus sluitertijd omhoog, met minder foto's en dus chips per dag tot gevolg), misschien moet je je etser anders afstellen. Of misschien moet je met ASML in overleg om te kijken of de scanner beter afgesteld kan worden.

Dit is maar een klein beeld aan de factoren die bijdragen, maar geeft wel een goed beeld over de problemen waar chipbakkers mee zitten. Chips bakken is een stuk complexer dan gewoon een machine van ASML neerzetten en op de AAN-knop drukken. Dat laatste is een beetje vergelijkbaar met een graandorsmachine kopen, en verwachten dat er versgebakken brood uit komt. Bij brood bakken moet je niet alleen je graan oogsten, maar moet je ook de grond onderhouden, zaaien, oogsten, malen, deeg maken met andere ingrediënten en vervolgens een goede oven hebben met een goed recept om het brood te bakken. Chips bakken idem, een goede lithografiemachine van ASML is maar één onderdeel. Een erg belangrijk onderdeel, maar desondanks slechts één.

[Aldy]

Dank je wel voor de uitleg. Als oud (analoge) beroepsfotograaf kon ik het dia-deel en het gevoeligheidsdeel volledig begrijpen. Ik dacht altijd: daar staat een machine van ASML en we kunnen beginnen. Ja, we kunnen wel beginnen, maar niet ook mee eindigen, dus.
Als ik naar de politiek kijk, dan is het dus ook belangrijk dat er ook geen "ovens" en "deegmachines" aan China geleverd worden.

[Blokmeister]

Klopt. Volgens mij is er ook een verbod op bepaalde etsers van bijvoorbeeld Applied Materials.

Als je analoge fotografie begrijpt, begrijp je ook een groot gedeelte van lithografie. Een wafer bedek je eerst met een fotogevoelige lak, dat is eenzelfde soort materiaal als dat in je fotorolletje zit. Fujifilm en Kodak maken ook die lak, die we een fotoresist noemen. Het liefst gebruik je een resist die een hoge gevoeligheid heeft, dus een hoge ISO-waarde. Vervolgens schiet je met de scanner van ASML je hele rolletje wafer vol. Hoe hoger de "ISO" van je resist, hoe sneller dat gaat, maar hoe grover je patroon wordt. Als je een hoog contrast hebt, is dat prima. Bij een lager contrast van je plaatje, moet je toch echt een lagere ISO-waarde nemen, en kost het je gewoon echt wafercapaciteit, omdat je je wafer langer moet belichten (het advies van ASML zal dan ongetwijfeld zijn om er een tweede scanner naast te zetten ter compensatie ).

Als je je wafer volgeschoten hebt, dan zou jij als beroepsfotograaf wel raden wat je ermee moet doen. Die laat je ontwikkelen! Bij het ontwikkelingsproces lossen bijvoorbeeld de belichte stukjes van je resist op, en de onbelichte stukjes blijven zitten als beschermende laag over je wafer. Als je daarna gaat etsen, ets je alleen de belichte gedeeltes weg. (Sidenote: je kan ook een zogenaamde negative tone resist gebruiken, waarbij juist het belichte gedeelte blijft zitten. Misschien werkt dat beter, of wellicht heeft het negatieve patroon een beter contrast in de scanner)

Als je bijvoorbeeld koperen contactjes tussen twee transistors wil maken, dan bedek je helemaal in het begin bijvoorbeeld je complete wafer met een dun laagje koper. Daarna coat je je wafer met je fotoresist, en belicht je alles behalve het verbindende lijntje tussen je twee transistoren. Dan ontwikkelen, en bij het etsen, ets je al het koper om je lijntje weg, zodat alleen het lijntje overblijft. Dan moet je natuurlijk alles weer netjes reinigen, misschien nog polijsten en dan is je wafer klaar voor de volgende stap.

Om een werkende chip te maken, heb je ongeveer 70 maskerstappen nodig, wat wil zeggen dat je 70 keer gaat resist coaten, belichten, ontwikkelen, etsen/deponeren/opdampen/ionen doteren, reinigen, voordat je chip klaar is om gepackaged te worden op een substraat die wij als consumenten in onze computer kunnen klikken. Dat hele proces duurt ongeveer een paar maanden van continue processing.

[Aldy]

Om een werkende chip te maken, heb je ongeveer 70 maskerstappen nodig, wat wil zeggen dat je 70 keer gaat resist coaten, belichten, ontwikkelen, etsen/deponeren/opdampen/ionen doteren, reinigen, voordat je chip klaar is om gepackaged te worden op een substraat die wij als consumenten in onze computer kunnen klikken. Dat hele proces duurt ongeveer een paar maanden van continue processing.

En alles onder de meest klinische omstandigheden. Als ik lees over het aantal maskerstappen, denk ik het eerst aan de dikte door al die lagen op elkaar. Ik heb begrepen dat dit ook een probleem op zich is om het geheel aan lagen zo dun mogelijk te houden.

[Blokmeister]

Ik denk dat dat niet zo speelt, maar als iemand met verstand wat anders zegt, geloof diegene. Zelf heb ik het idee dat elke laag ongeveer 50nm dik is. Niet elke maskerstap is een nieuwe laag, dus ik denk dat we richting de paar micron gaan voor de totale dikte van je chipstukje. Het is natuurlijk wel belangrijk om te denken aan warmteontwikkeling, maar daar houdt mij kennis ook een beetje op.

[amigob2]

je kunt zo negatief doen wat je wil
Maar de M1 had wel geteld al 77 miljoen transistoren per vierkante millimeter
ga daar maar eens over na denken.
Daarnaast is de node definitie helemaal niet gerelateerd aan hoeveel transistoren, maar aan hoe klein men het kleinste feature kan maken. Verschillende type transistoren hebben namelijk verschillende oppervlaktes bij de zelfde node

[Blokmeister]

Jodev slaat hier echt de spijker op zijn kop hoor. De node-naam gaat puur over transistordichtheid (let wel: dichtheid, dus niet het aantal transistors per chip). De kleinste feature is al jaren de fin-breedte, al bij de 22nanometer node was die 8nm: https://en.wikichip.org/wiki/22_nm_lithography_process. Bij 5nm is die nog steeds 6nm. Maar dat maakt niet uit, want die maak je niet met EUV, die maak je met Self-Aligned Quadruple Patterning in DUV. Voor fotolithografie is niet de kleinste feature, maar de afstand tussen het begin van één feature, en het begin van de feature ernaast (ofwel de pitch) limiterend.

De echt moeilijke lagen zijn de eerste metal-lagen, waarbij de kleinste pitch (dus de afstand van het begin van één lijn, tot het begin van de lijn ernaast, niet de dikte van de lijn zelf) is gegaan van 80nm bij de 22nm node naar 36nm bij N5. Bij metal lagen maak je de connecties tussen transistors, zodat je transistors kan verbinden tot bijvoorbeeld NOT-gates, die hogerop weer kan verbinden tot tellers, en die hogerop weer kan verbinden tot één core.

Hier kan je een handig plaatje vinden https://upload.wikimedia..../a/aa/Silicon_chip_3d.png. De transistor maak je helemaal in de onderste laag in het blauwe substraat. Alle lagen bovenop zijn verbindingen naar die transistors.

[Jodev]

je kunt zo negatief doen wat je wil.

Thanks, maar zo negatief was ik niet. Ik zeg letterlijk dat het super indrukwekkend is. En verder gewoon alles wat Blokmeister zegt. Hij/zij heeft er veel meer verstand van dan ik.

[johnbetonschaar]

Op zich is het ook wel logisch dat er niet meer over nm's wordt gesproken als gate length zoals vroeger, de transistors van nu kun je immers onmogelijk meer met 1 getal kwalificeren. Bij een ouderwetse planaire transistor was gate length zo'n beetje de enige interessante dimensie, maar tegenwoordig zijn transistors FinFETS, GAA, en straks nanosheets, en die eigenschappen van dat soort structuren kun je niet met 1 getal parametriseren. Bij een nanosheet transister heb je het al snel over een 10-tal relevante dimensies, waarvan sommige dimensies zelfs in sub-nm precisie worden gemeten (en dat is relevant!).

[GarBaGe]

Ik dacht jaren lang dat 1nm het kleinste detail was wat mogelijk was, omdat je dan op 1 atoom zit.
Kleiner dan dat, verlies je je materiaal eigenschappen.
Echter, recent heb ik vernomen dat 1nm grofweg 10 atomen is (afhankelijk van je materiaal).
Dus we kunnen nog door richting 0.1nm, oftewel 100pm

[Walrave]

Aangezien de transistor verschillende atomen moet hebben op bepaalde afstanden van elkaar, zitten we bij 1nm wel heel dicht bij de fysieke limiet voor een CPU. Atoom 1 = 0.1nm + ruimte tussen atomen waarbij ze niet botsen en aan/uit kunnen = 0.2nm + Atoom 2 = 0.1nm + ruimte om het systeem /2 = 0.2nm, dus lager dan iets van 0.6nm wordt niet mogelijk.

[Blokmeister]

Hoewel de lengteschalen die je noemt correct zijn, betekent het 2nm-procedé niet dat de transistors zelf 2nm groot zijn.

[Blokmeister]

Goed om te realiseren dat TSMC niet 1nm zegt, maar N2 of A14/A10. Dit is expres, omdat 2 nanometer 9f 14 Ångstrom niets te maken heeft met de daadwerkelijke grootte van de features op de chip. Je kan het meer zien als '2 nanometer equivalent'.

Vroeger zei de lengte wat over de echte lengte van de gate in de transistor. Nu gebruiken we finFETs waarbij die lengte niet meer de kleinste afstand is, en er ook niet meer door gelimiteerd is. Nu zijn er hele andere challenges die de scaling bepalen.

Je kan de lengteschaal wel zien als een soort equivalent proces. Stel dat TSMC voor hun overgang van 4nm naar 2nm door slimme trucjes beter transistors naast elkaar kan puzzelen door de layout efficiënter te maken (zie het als je keukenkastje opnieuw inrichten waardoor er ineens meer pannen in passen, zonder dat je kleinere pannen krijgt). Stel dat ze dat zo goed doen dat ze per oppervlakte vier keer zoveel transistors kunnen printen. Dan zijn dat in de lengte en in de breedte twee keer zoveel. Dan lijkt het alsof je hele chiplayout twee keer zo klein is geworden. TSMC zou dan het getal 4 pakken (van 4nm), dat delen door twee en het proces aanprijzen als twee nanometer. Er is dan niets kleiner geworden, maar toch heb je krachtigere chips!

Wat wel interessant is, is dat je fouttolerantie wel kleiner wordt. Als je transistors dichter bij elkaar komen, moet je die nauwkeuriger printen, dus moeten onder andere de scanners van ASML beter afgesteld worden.

[kidde]

EUV scanners halen een plaats-nauwkeurigheid van 1nm, en dat bij ca 200 wafers per minuut.

Als er dus 60 belichtingen per wafer plaatsvinden, verschuift de wafer iedere seconde meer dan 1 centimeter met een nauwkwurigheid van 1 nanometer.

Dat is ongeveer gelijk aan een voetbalveld positioneren op een nauwkeurigheid van een hondertste millimeter.

[Blokmeister]

Klopt inderdaad. Waanzinnig! Goed om te realiseren dat die overlaynauwkeurigheid die je aanhaalt maar een klein stukje van het probleem is. Hier in figuur 1 zie je dat overlay maar een kwart van je nauwkeurigheid is: https://www.spiedigitalli...r/10.1117/12.2514820.full.

Een ander leuk stukje is dat zo'n EUV scanner een theoretische maximale resolutie heeft van 20 nanometer pitch, ofwel 10 nanometer lijndikte. Dat kan je dus ongeveer zien als dat je scanner pixels print met een grootte van 10nm x 10nm. De standaard die-breedte is 26 millimeter, dus 2,6 megapixel, met een lengte van 32 millimeter, dus 3,2 megapixel. De totale hoeveelheid pixels die je kan printen in één die is dan 2 600 000 x 3 200 000 = 8 300 000 000 000, of 8,3 terapixels. Een EUV print zo'n die in minder dan een halve seconde. Er zijn natuurlijk wat op en aanmerkingen aan deze benadering, maar het geeft wel inzicht in hoeveel informatie er wordt geprint en op welke tijdschaal.

[Autonomity]

Eerder richting de 200 wafers per uur voor bepaalde NXE machines. Je moet immers vanuit de FOUP de machine in (vacuum), meten en dan belichten.

DUV (Twinscan) is ietsje sneller t.o.v. EUV omdat atmosfeer enzo. Heel veel throughput dingetjes zijn dan ook meestal gewoon DUV multipattern ipv. EUV.

[Reactie gewijzigd door Autonomity op 22 juli 2024 15:46]

[twmichel]

We kunnen in theorie nog een heel eind door. Een A17 op 3nm process gebruikt een oppervlakte van ongeveer 70 bij 70 nanometer per transistor, dus zo een 300x300 atomen. Zie https://en.wikipedia.org/wiki/Transistor_count

[Wozmro]

Onze eerste pc had een 486 cpu. Net even opgezocht: die werd geproduceerd op 1000nm tot 600nm.

Best wel een evolutie in 30 jaar.

[AtariXLfanboy]

Even gegoogled en de 6502 zat op ca 5 micron en de Z80 op ca 4 micron. Dat is dus 5x zo klein van 1975 tot 1987. Eens kijken naar bv de Pentium 4 eind 2000 op 180nm, Ook ongeveer 5x zo klein dus. Dan is het erna dus snel gegaan van 180nm naar 3nm, maar het verkleinen levert veel minder voordeel op, omdat de hoeveelheid warmte die je per oppervlakte kunt afvoeren niet mee is gegroeid is dat inmiddels een flink performance beperkende factor is geworden.

[MrFax]

Dus het enige wat je kan doen is de die groter maken, en technologie te maken voor hoge bussnelheid en lage latency, zoals dat nu al gebeurd met chiplets, alleen is de technologie voor chiplets nog lang niet mature, zeker niet in softwarewereld, die nogal eens problemen hebben met chiplet die-designs.

[Reactie gewijzigd door MrFax op 22 juli 2024 15:46]

[dasiro]

theoretisch kan je ook op zoek gaan naar materialen die stabiel hun geleidende eigenschappen blijven behouden op hogere temperaturen.

[AtariXLfanboy]

Dat zal misschien eenvoudiger worden als de chips in de toekomst geprint gaan worden?

[Snotvis]

Naar mijn verwachting zal dat tot op bepaalde hoogte zijn - chips printen maakt A-B vergelijking wel makkelijker dan elke keer een productielijn ombouwen. Het probleem blijft dat je moet weten welke atomen je waar "neerlegt" voor de wenselijke eigenschappen in je chip.

Stel dat er 3 opstellingen [materialen] effectiever werken dan wat we nu hebben, dan ben je nog wel even bezig voordat je de juiste combinatie hebt. Daarnaast heb je dan een chip die op hogere temperaturen werkt, wat ook weer betekent dat je veel meer warmte genereert die afgegeven moet worden etc.

Mogelijk zijn we eerder tegen het limiet van x86 en/of "verkleining" aan het aanlopen dan dat er sprake is van 'een heilige graal' op het gebied van materiaal wat voor cpu's wordt gebruikt.

[Zeerob]

Even gegoogled en de 6502 zat op ca 5 micron en de Z80 op ca 4 micron. Dat is dus 5x zo klein van 1975 tot 1987. Eens kijken naar bv de Pentium 4 eind 2000 op 180nm, Ook ongeveer 5x zo klein dus. Dan is het erna dus snel gegaan van 180nm naar 3nm, maar het verkleinen levert veel minder voordeel op, omdat de hoeveelheid warmte die je per oppervlakte kunt afvoeren niet mee is gegroeid is dat inmiddels een flink performance beperkende factor is geworden.

Leuk! Mijn eerste processor was een SC/MP (scamp) op 0.5 MHz. Maar ik kan niet zo snel vinden hoeveel micron dat was.

[AtariXLfanboy]

In wat voor systeem zat dan? Zelfbouw of iets op school oid?
(Ik kan het iig ook niet vinden.... zelfs niet op de Microprocessor chronology wikipedia, maar gezien de tijdsgenoten zal ergens tussen de 4 en 10 micron gelegen hebben. Het ding werd wel beperkt door het aantal pin aansluitingen en de serial ALU. Vooral die laatste had ik nog niet vaak gehoord in een CPU )

[Reactie gewijzigd door AtariXLfanboy op 22 juli 2024 15:46]

[Zeerob]

Dat was helemaal zelfbouw. Ik weet nog wel dat het bijzonder instabiel was. Als ik het licht aan of uit deed, liep 'ie al vast (in het begin). Ik meen dat de max frequentie 1 MHz was, maar ik liet hem op 0.5 MHz draaien. Ik dacht toen nog 'waar zou je zoveel snelheid ooit voor nodig kunnen hebben'
Geheugen bestond uit 4 kB printplaten met 32 chips van 1kbit per stuk.
Was wel een leuke tijd.

[AtariXLfanboy]

Zelf ben ik meer van de Home-computer generatie. Toen het dus al een consumentenproduct zonder solderen was. Nouja pas thuis toen deze wat goedkoper tweedehands beschikbaar werden. Maar eerst oa in de bieb op een Acorn Electron en op school TRS80s en Acorn BBCs.
Gebruikte je nog SRAM of al DRAM?

[Zeerob]

Het was SRAM. DRAM zou niet gewerkt hebben, want er was niets om het te refreshen. Geen BIOS. Ik had het zo gemaakt, dat ik code in RAM kon laden door met 8 nummerieke toetsen een BYTE te maken (dus toets 1-8 voor bit 7-0. Door op spatie te drukken werd het byte in het geheugen geladen. Daarmee een programmaatje gemaakt dat de ponsband ponser aanstuurde, zo een ponsband gemaakt, die dan voortaan ingelezen kon worden.

[AtariXLfanboy]

Klinkt praktischer dan de switches op bv de PDP11 en IMSAI 8080. Gelukkig de tijd dat je je eigen bootloader in moest voeren niet meegemaakt. Maar leuk om er nu over te horen! Bedankt!

[Aldy]

Over welk jaar heb je het? Ik begrijp dat het nog niet eens mogelijk was om met een cassettebandje in te lezen, laat staan een floppy.
Ben blij dat ik verder naar beneden gescrold heb, want dit zijn wel de spannende verhalen.

[Zeerob]

Het was omstreeks 1979. Ik deed het met een paar andere jongens van de HTS in Rotterdam. We hadden dus het 'monitor programma' op ponsband, en later konden we het op school in een Eprom branden.

[Joshuffle]

En dan is 1000nm al maar 0.0001cm, kan me dat niet eens voorstellen laat staan hoe klein 1nm is.

[GoodGuy]

Gras groeit ongeveer 70nm per seconden. Dat helpt misschien om het je voor te stellen.

[Marve79]

0.0000001 cm

[brammieman]

Of 0.000001 mm
Is wat makkelijker je voor te stellen.

[SeenD]

Waanzinnig. Ben wel benieuwd naar de power consumption uiteindelijk.
Hebben ze al plannen voor picometer?

[Reactie gewijzigd door SeenD op 22 juli 2024 15:46]

[dss58]

power consumption hetzelfde, 8 processors in 1 die douwen

[bwerg]

Aangezien een atoom al honderden picometer is: nee, en dat gaat dus ook niet gebeuren. Sterker nog, een pitch-grootte van 1nm is al praktisch onmogelijk (voor zover de "huidige" 3nm-5nm dat niet al is).

De huidige termen slaan ook al lang niet meer op daadwerkelijke fysieke afmetingen. Het zijn termen van die van de marketingafdeling af komen.

[Blokmeister]

Ik denk dat picometer-nodes redelijk onhaalbaar zijn. Honderden picometers zou nog kunnen, maar dan ga je vooral schalen door te stapelen. Let wel dat er geen enkele afmeting hier 100 picometer zou zijn. Je moet het meer zien dat als je de chip zou maken met klassieke planaire FETs, je de gate 100 picometer breed zou moeten zijn. Maar dat is natuurlijk onmogelijk. In plaats daarvan maken we andere type transistors waarbij de gate niet persé de kleinste schaal is.

Als je honderd transistors op elkaar kan stapelen, dan heb je honderd keer zoveel transistors per mm2. Als je die met klassieke FETs zou maken, dan moet je gate in de lengte en in de breedte tien keer zo klein zijn. Dat betekent dat het lijkt alsof je bijvoorbeeld van 10 Angstrom naar 1 Angstrom schaalt, ofwel 100 picometer, terwijl er niets zo klein als 1 Angstrom is.

[jellybrah]

Wat is er na 1 nm verder mogelijk? Of worden het dan kleinere stapjes (0,9 etc.) Zijn er nog andere theoretisch mogelijke (betere) ontwikkelingen?

[Blokmeister]

1nm is niet de echte grootte van de transistors. Zie mijn reactie hierboven.

[laken]

Chipproductie op 1.0 en 1.4 nm dus 10 en 14 Ångström, een logische benaming in elk geval

[jentlt1]

Heel ziek hoeveel kleiner het steeds geproduceerd kan worden. Het is niet eens voor te stellen volgens mij

[Salvatron]

de transistors zijn zo klein dat je ze me het blote oog niet kunt zien

[Blokmeister]

Die stap hebben we in 1960 al gezet. Met een microscoop konden we ze tot ~1995 nog bekijken: https://en.wikipedia.org/wiki/350_nm_process. Daarna niet meer.