Samsung wil in 2027 chips produceren op 1,4nm

Samsung heeft zijn processor-roadmap voor de komende jaren gepresenteerd. Over vijf jaar wil de fabrikant een procedé met transistors van 1,4 nanometer in gebruik nemen. Tot die tijd komen er nog 3nm- en 2nm-procedés.

Samsung is momenteel bezig met de eerste generatie van 3nm, zegt het bedrijf. Daarna volgt een tweede generatie van het 3nm-procedé in 2024 en 2nm in 2025. Vervolgens moet de stap naar 1,4nm in 2027 komen, zo schat de fabrikant in. De naam van de procedés komt al jaren niet meer overeen met de daadwerkelijke maat van de transistors.

Daarbij wil Samsung gebruik maken van gate-all-around of GAA om de kleinere transistors mogelijk te maken. Dat is dezelfde technologie die TSMC plant om chips op 2nm te kunnen bakken. TSMC duidt die technologie aan als nanosheets.

De komende jaren wil Samsung bovendien zijn productiecapaciteit uitbouwen tot drie keer zoveel als nu in 2027. Samsung is verwikkeld in een concurrentiestrijd met TSMC om processors voor andere bedrijven te produceren.

Jaar	TSMC	Samsung
2023	3nm	3nm
2024	3nm-varianten	3nm 2e generatie
2025	2nm	2nm
2026	-	-
2027	-	1,4nm

Reacties (45)

[Jan Onderwater]

Het gebruik van het begrip nm is vooral marketing, heeft nauwelijks wat met de daadwerkelijke dikte/breedte van de delen te maken. Bij 3nm het N3 Process zet TSMC bijvoorbeeld 50% meer transistors op een vierkante mm dan Samsung's 3nm 3GAE Process.

The term "3 nanometer" has no relation to any actual physical feature (such as gate length, metal pitch or gate pitch) of the transistors. According to the projections contained in the 2021 update of the International Roadmap for Devices and Systems published by IEEE Standards Association Industry Connection, a 3 nm node is expected to have a contacted gate pitch of 48 nanometers and a tightest metal pitch of 24 nanometers.[14] However, in real world commercial practice, "3 nm" is used primarily as a marketing term by individual microchip manufacturers to refer to a new, improved generation of silicon semiconductor chips in terms of increased transistor density (i.e. a higher degree of miniaturization), increased speed and reduced power consumption, Moreover, there is no industry-wide agreement among different manufacturers about what numbers would define a 3 nm node. Typically the chip manufacturer refers to its own previous process node (in this case the 5 nm process node) for comparison. For example, TSMC has stated that its 3 nm FinFET chips will reduce power consumption by 25-30% at the same speed, increase speed by 10-15% at the same amount of power and increase transistor density by about 33% compared to its previous 5 nm FinFET chips. On the other hand, Samsung has stated that its 3 nm process will reduce power consumption by 45%, improve performance by 23%, and decrease surface area by 16% compared to its previous 5 nm process

Wikipedia

[Reactie gewijzigd door Jan Onderwater op 23 juli 2024 07:04]

[Teigetje!]

1,4nm dan zit je op sporen van 1 atoom dik ofzo? Weet iemand hoe het dan zit met toename van de lekstromen en bijbehorende foutcorrectie op de chips?

[vanaalten]

Silicium atoom, beetje afhankelijk van hoe je de dikte van een atoom definieert: 0.11 tot 0.21 nm. Dus zit er nog een factor 10 van af.

Maar goed, niet alle elementen van een chip zullen op die kleine maat gemaakt worden. En ja, lekstromen gaan toenemen (en dingen als gate-all-around zullen ingezet worden om het een beetje tegen te gaan). En foutcorrectie - en detectie - zullen meer een rol spelen. Waar nu bij kritische automotive-toepassingen de detectie van fouten (denk aan: neutronendeeltjes die een bitflip veroorzaken) al belangrijk is, zal dat waarschijnlijk wat breder gaan riching andere toepassingen en/of hardere eisen aan gesteld worden.

Eigenlijk niet meer dan anders - dit spelletje doen we al een aantal decennia: technologie die steeds kleinere afmetingen probeert te maken en dan de resulterende problemen oplossen.

Ben wat dat betreft veel meer benieuwd naar wat er hierna gaat gebeuren, aangezien ASML al weinig hoop ziet voor verdergaande verkleining over ~10 jaar of zo.

[WillySis]

Een spoor van 1 atoom hoog en breed gaat niet werken. Daar krijg je geen stroompje doorheen. Om een stroom te kunnen laten lopen heb je minimaal een spoor van drie atomen hoog en zeven atomen breed nodig. Als er ook maar ergens een atoom ontbreekt zal dat al invloed hebben op de stroom die door het spoortje moet lopen. Voor silicium wordt daarom 0,7 nm als absoluut minimum aangehouden.

Dat betekent nog niet dat processoren niet nog kleiner of sneller kunnen. Je moet dan echter naar totaal andere geleiders of technieken overstappen.

[Reactie gewijzigd door WillySis op 23 juli 2024 07:04]

[Aeternum]

Kan je dan ook stellen dat het verbruik en de warmte ontwikkeling afneemt, door verminderde weerstand?

[Lethalshot]

Ja en nee.

Doordat alle onderdelen op een chip steeds kleiner worden, neemt de weerstand juist toe. Even de analogie van water nemen, we maken de buizen en de kleppen steeds kleiner, waardoor het water steeds meer weerstand ondervind. Dit is ook aan de hand op chip niveau. Sterker nog het is een flink probleem.

De toename in weerstand op een chip is nu zo groot, dat het een dominante factor is geworden in chip ontwerp. Vroeger ontwikkelde we chips door te ontwerpen op transistorniveau, en de verbindingen met weerstand te negeren, omdat die bijdrage verwaarloosbaar was. Het ontwerp maakte daardoor een kleine fout, maar dat was prima. Tegenwoordig is dat niet meer het geval, de weerstand is een zeer dominante factor geworden, dus tegenwoordig ontwerpen we nog steeds de slimme dingen puur met transistoren, en daarna gooien we het in een optimizer (een heel duur stukje software) en dan krijgen we een ontwerp eruit.

Echter warmte ontwikkeling is niet alleen door verlies in weerstand, een zeer dominante factor is schakelverlies. Elke transistor kan je modelleren als een kleine condensator. Iedere keer dat je deze condensator laadt en ontlaadt verlies je E = 1/2 * C(capaciteit) * V²(spanning). Dit gebeurt elke keer dat je schakelt, de formule (per transistor) voor de verliezen worden dan Eloss = 1/2 * C * V² * f(frequentie) * alpha (schakelfactor). De schakelfactor zit erin omdat niet elke transistor elke klokcyclus schakelt.

Door het verkleinen van een transistor wordt ook de waarde C kleiner. Dit is dus winst voor elke keer schakelen. Daarnaast kunnen kleinere transistoren schakelen met minder spanning, dus gaan de verliezen harder naar beneden (want kwadratisch). Echter zitten we met moderne processen op een dilemma, lagere spanningen geven een beter verbruik, maar het ruisniveau is al jaren hetzelfde gebleven. De spanning verlagen geeft een hoger risico op fouten en dus een crash in je systeem. Daarom gaat de laatste jaren de spanning niet meer zo hard naar beneden door schaalverkleining. De meeste winst wordt dus gehaald uit het verkleinen van de capaciteit van de transistor.

Dan zijn er ook nog zaken als, lekstroom, type transistor gate, gebruikte materialen, type schakeling die allemaal het verbruik beïnvloeden, echter wordt het dan een heel lang verhaal.

[Alex3]

Inderdaad. De lezing van @vanaalten klopt niet. Bij gelijkblijvende verhoudingen tussen diameter en lengte van verbindingen neemt de weerstand toe, dus de stroom af. De stroomdichtheid neemt wel toe, maar in dezelfde ruimte passen meer schakelingen. De spanning kan echter niet veel verder verlaagd worden vanwege de drempelspanning van het materiaal, momenteel meestal silicium.

[Reactie gewijzigd door Alex3 op 23 juli 2024 07:04]

[vanaalten]

Hmmm, nee, denk het juist niet:
Warmteproductie P = I^2 * R. Stel dat de voedingsspanning gelijk blijft en weerstand neemt af, dan neemt de stroom juist toe - en de warmte neemt dan ook toe (omdat het lineair afneemt met weerstand maar kwadratisch met stroom).

Dan zal dat wel wat gecompenseerd worden met een wat lagere voedingsspanning - tegelijkertijd als er meer schakelingen op een chip passen, dan gebeurd dat ook: meer schakelingen per vierkante millimeter is meer warmteproductie per vierkante millimeter.

Dan zal er wel weer een oplossing gevonden worden door nog zuinigere circuits te ontwerpen, of betere chip-koeling te bedenken.

[The Jester]

U heeft gelijk.
Je ziet het nu al bij de Ryzen 4 chips.
Die zijn op een kleiner procédé gebakken en zorgen voor flink wat warmte op zo'n kleine opppervlakte.

Straks is waterkoeling waarschijnlijk standaard. Of wellicht dat we een heropleving gaan zien van Peltier elementen.

[William/Ax3]

Lijkt grotendeels aan de heatspreader te liggen die te dik eigenlijk is waarschijnlijk gedaan voor ruimte te maken voor vcache en koeler comptabiliteit ivm hoogte.

Kijk maar hier wat direct die koeling doet verschil is belachelijk groot

https://m.youtube.com/watch?v=y_jaS_FZcjI

[watercoolertje]

Met peltiers wordt het 2 tot 3x zo onzuinig dus lijkt me sterk, dan kan je net zo goed de transistors niet meer verkleinen dan kan je met meer energie ook gewoon meer performance leveren.

[LangeTreeDorpie]

Dat heeft er vrijwel niks mee te maken. Het feit dat de nieuwe AMD processors op 5.5GHz of meer draaien heeft een groter invloed. Met een underclock naar 4GHz gebruiken ze nog maar ene fractie van het vermogen en zijn ze nog sneller dan hun voorgangers

[doldrums]

AMD kan dus met lagere clocks hele zuinige chips maken voor bijvooebeeld in low end laptops? En dat met dezelfde chip/procede dat is heel efficient lijkt me. Weet iemand of Intel dit ook zo al doet.

[gast128]

Op dit soort kleine schalen gaan ook kwantumeffecten een grotere rol spelen. Het optreden wordt ook nog vergroot door het immens aantal schakelingen.

De kans op bitflips t.g.v. straling is ook groter dan ik dacht na het zien van dit filmpje.

Ze zullen over de problemen wel hebben nagedacht mag ik hopen.

[KoffieAnanas]

Ongeveer 10 tot 14 atomen dik.

[Geekomatic]

Dit is inderdaad vooral een aankondiging van toekomstig te gebruiken marketing termen, voor dan waarschijnlijk wel anderszins verbeterde productie processen.

[Reactie gewijzigd door Geekomatic op 23 juli 2024 07:04]

[bramv101]

Vandaar dat Intel in zijn roadmap overstap op Angstrom
https://nl.wikipedia.org/wiki/%C3%85ngstr%C3%B6m_(eenheid)

[tedades]

Dus 1.4nm is dan 14Å

[G_Dragon]

Dat is wel heel klein, dan kom je rond de 10 antomen dik?

[Blokmeister]

Nee, de node-naam is een beetje marketing. Op een chip zitten heel veel verschillende patronen met allemaal verschillende afmetingen. Een finfet is rond de 100 nm hoog en loopt taps toe, van 25nm naar 7nm. Maar hij is wel heel erg lang, richting de 100 nanometer of meer voor de fin. Dan moet over de fin nog een gate en moet je contacten maken voor de source en de drain. Die hebben allemaal weer andere afmetingen.
Met een nieuwe node kan het zijn dat je een paar aspecten schaalt zodat er twee keer zoveel finfets op dezelfde oppervlakte passen. Als de oppervlakte per transistor twee keer zo klein wordt, is dat ongeveer een schaalverkleining van 0.7. In de industrie zeggen we dan dat we bijvoorbeeld van 10nm naar 7nm gaan, ook al is er niet persé een afmeting in je chip die exact 7 nanometer is.

[Reactie gewijzigd door Blokmeister op 23 juli 2024 07:04]

[G_Dragon]

Zo wat een duidelijke uitleg, bedankt hiervoor!
Want ik nu heb ik er een hele andere kijk op en weer wat geleerd

[Blokmeister]

Goed om te horen!

Iets anders bijvoorbeeld is dat we vaak meerdere fins gebruiken per transistor (dan kan je veel meer stroom door je transistor sturen, het groter maken van een fin helpt hier door de werking van zo'n fin). Dan heb je dus drie/vier fins nodig om één transistor te maken. Als je je materiaaleigenschappen van de fins beter onder controle hebt, kan je hetzelfde doen met bijvoorbeeld maar twee fins. Dan maak je niets kleiner, maar heb je wel minder oppervlak nodig per transistor. Ook kan je dingen slimmer inrichten, waardoor er ineens meer past op een chip. Zie het een beetje als je kast netjes opruimen, dan passen er ineens meer spullen in. Dat zijn allemaal slimme trucjes die je kan gebruiken om meer transistors op dezelfde chip te passen, wat we dan weer aangeven als een kleinere node.

In het verleden werd de meeste winst gehaald uit het kleiner maken van de transistor zelf, nu is dat veel moeilijker geworden, en zoeken de chipbakkers naar andere oplossingen.

[Mijzelf]

Maar hij is wel heel erg lang, richting de 100 nanometer of meer

Ik weet het niet zeker, maar ik heb een stevig vermoeden dat dit voor het eerst is dat ik iemand 100nm 'heel erg lang' hoor noemen.

[Blokmeister]

Alles is relatief.

[FloggingHank]

Oprechte vraag: Wat is zijn de grootste voordelen van alsmaar kleiner gaan? De huidige chips passen in alle apparaten toch? Is het zo dat kleiner=zuiniger bijv?

[Megalodon86]

zuiniger en/of sneller. Ook kunnen er meer chips geproduceerd worden uit dezelfde wafer (oppervlakte). Dus dan uiteindelijk ook goedkoper.

[Jan Onderwater]

Vooral zuiniger en sneller, goedkoper is nog maar de vraag omdat de productiekosten enorm zijn. Meer chips uit een wafer is alleen zo als je dezelfde chips er op gaat maken, maar je ziet dat de high end vooral steeds complexer wordt en veel mee transistoren krijgt.

[Blokmeister]

Heel kort door de bocht: kleinere transistors betekent meer transistors op een chip en dus meer rekenkracht per chip.

[Reactie gewijzigd door Blokmeister op 23 juli 2024 07:04]

[SuperDre]

Nog kleiner, nog zuiniger, dus devices zoals medische scanners en robots kunnen dan ook in handzamere/kleinere vormen gemaakt worden. Ook voor bv autonoom rijden betekent het dat het ook meer rekenkracht in kleiner boxje kan uitvoeren met nog meer energie overhoudend voor de motoren. en zo zijn er nog een hele hoop andere zaken te bedenken.

[Rob Coops]

Toch vreemd...
Een paar jaar geleden dacht men nog dat we binnen kort tegen een limiet aan zouden lopen, en was er de stellige overtuiging dat sneller dan 4GHz eigenlijk vrijwel niet te doen zou zijn met silicium zonder dat je de verliezen zo hoog zou zien oplopen dat het de moeite niet waard zou zijn, met een absolute top van 5GHz dat alleen met extreme koeling mogelijk zou zijn.

Nu praten we marketing technisch al over 1.4nm (niet meer echte feature size zo als men ooit wel bedoeld had) zien we silicium consumenten chips die 6GHz aan tikken en lijken we nog steeds geen ander materiaal gevonden te hebben dat in staat is om silicium te vervangen.

We horen al sinds de jaren '90 over betere materialen en mensen die claimen in het lab allerlei geweldige oplossingen te hebben gevonden om vele male snellere chips te maken met een nieuw wonder materiaal. En toch blijven we door ploeteren met silicium...
Zijn de wonder materialen dan eigenlijk niet zo goed, is het dan zo extreem veel moeilijker om ze in productie te nemen dan de ontdekkers dachten, of zou het zo kunnen zijn dat de silicium keten niet zo veel zin heeft in de overstap omdat men nog wel even door denkt te kunnen gaan met silicium?

Ik weet het echt niet wat de precieze reden is maar ik kan me haast niet voorstellen dat we nog weer 20 jaar door kunnen met silicium zonder dat we dan toch echt tegen grenzen aan gaan lopen waar de extra performance simpel weg de moeite niet meer waard is in verhouding tot de kosten.
Ik hoop dat we eindelijk een nieuw materiaal gaan zien dat onze chips een factor honderd of meer sneller zullen worden (niet alleen door oneindig veel extra processoren op een chip te plakken). Ja ik ben al wat ouder en heb de ontwikkeling van een paar MHz naar een paar GHz bewust mee gemaakt dus ik ben erg verwend wat dat betreft. Ik verlang terug naar de tijden dat iedere nieuwe generatie een factor 10 of meer sneller was dan de vorige generatie.

[Blokmeister]

Ik denk dat de tijd van die schaling wel voorbij is. EUV is ongeveer de grens en het zou zomaar kunnen zijn dat High-NA EUV het einde is. Vroeger schaalde de schakelfrequentie van de processor met de gate-lengte, maar dat is tegenwoordig niet meer zo. Doordat EUV relatief nieuw is, verwacht ik een iets snellere schaling dan de afgelopen 6 jaar, maar dat gaat geen vaart lopen.

Om nog sneller te gaan, moeten we echt gaan kijken naar nieuwe materialen voor chips, maar daarvoor is een hele procesverandering nodig. Dat zou ook niet van de één op de andere dag gaan. We gaan het zien!

[Tomatoman]

Er zijn wel degelijk materialen die voordelen hebben ten opzichte van silicium, maar als keerzijde hebben die tevens een aantal nadelen. De beste vervanger voor silicium zou germanium zijn. Het grootste probleem is echter dat het materiaal extreem zuiver moet worden gemaakt. Bij silicium zijn al zes of zeven steeds ingewikkelder wordende productiestappen nodig om een zuiverheid van 99,99999x% te bereiken. De prijs van het silicium dat als basismateriaal fungeert in chipproductie ligt een stuk hoger dan die van goud. En daarvan zijn ook nog eens flinke hoeveelheden nodig.

Deze zuiverheid is bij germanium eveneens te bereiken, alleen is het proces om het basismateriaal zuiver genoeg te krijgen dermate complex, dat de prijs per kilo een factor honderd tot duizend hoger ligt dan die van zeer zuiver silicium. Ondanks de materiaalkundige voordelen van germanium is germanium daardoor geen serieuze vervanger voor silicium.

[grasmanek94]

Dat is net iets meer dan de 1nm "grens" voor quantum tunneling.

Gezien een atoom ongeveer 0.1nm dik is, als een dimensie van de transistor voldoet aan het procedé.. dan is dat ongeveer 14 atomen.

Maar wat zijn eigenlijk de dimensies van de transistoren?

[Blokmeister]

Finfets zijn redelijk dun, tegen de 7 nanometer aan de bovenkant. Maar de afstand tussen twee finfets (de pitch) is al snel 25 nanometer.

[Cryostorm]

Altijd niks anders dan bewondering, hoe de mensheid dit kan doen. What a time to be alive.

[bullseye1977]

Knap dat SAMSUNG dat wilt? Ze zijn toch afhankelijk van de mogelijkheden die ASML ze biedt? of klopt dat niet?

[Jan Onderwater]

Klopt, Samsung en TSMC zijn volkomen afhankelijk in deze race van de mogelijkheden die de ASML machines bieden, maar hebben wel zelf invloed op wat ze daarmee doen, wat voor een soort transistor ze maken, welk ontwerp, etc etc

[Blokmeister]

Het is lang niet alleen ASML. Doordat EUV best duur is, wordt het bijvoorbeeld niet overal ingezet en gebruiken chipbakkers voor het maken van de fins van de finfets bijvoorbeeld Self-Aligned Double/Quadruple Patterning. Dan gebruik je een oudere generatie scanner van ASML om wat grotere lijntjes te printen, maar ga je daarna een proces in om van elk lijntje twee kleinere lijntjes te maken. Dit kan je daarna nog één of twee keer doen om uiteindelijk vier of acht lijntjes naast elkaar te krijgen. Dat is blijkbaar goedkoper dan EUV, maar ben je wel afhankelijk van andere processen en bijbehorende machines.

[lighting_]

Kleiner dan 2 nm heb je High NA EUV machines van ASML nodig. En die worden pas naar schatting in 2025 geleverd. Kosten 350 mln dollar per stuk.

[Reactie gewijzigd door lighting_ op 23 juli 2024 07:04]

[Blokmeister]

Of je moet je schaling ergens anders dan de scanners van ASML moeten gaan zoeken, bijvoorbeeld verschillende vormen van multiple patterning (litho-etch-litho-etch, self-aligned multiple patterning).

[Therealest]

Dus eigenlijk leeft moore's law de laatste jaren weer?

[Reactie gewijzigd door Therealest op 23 juli 2024 07:04]

[Blokmeister]

*Moore's law. Ja, maar de schaling gaat wel veel minder snel dan vroeger.