Samsung: massaproductie van 2nm-procedé met backsidepowerdelivery begint in 2027

Samsung heeft een nieuw 2nm-procedé voor chipproductie getoond. De chipmaker introduceert met die node, genaamd SF2Z, voor het eerst backsidepowerdelivery, waarbij de stroomtoevoer naar de achterkant van de wafer wordt verplaatst. De massaproductie begint in 2027.

Samsung presenteerde de nieuwe nodes tijdens zijn Foundry Forum-evenement. Het bedrijf zegt dat het vanaf 2027 de massaproductie wil opstarten van SF2Z, een nieuw procedé van 2nm dat een voortvloeisel is van SF2. Samsung kondigde dat 2nm-procedé eerder al aan. SF2Z maakt opnieuw gebruik van gate-all-aroundtransistors, die de fabrikant al inzet sinds zijn 3nm-procedé uit 2022.

Daarnaast is het voor het eerst dat Samsung-chips gebruikmaken van een backside power delivery network, ofwel bspdn, waarbij de verbindingen voor stroomvoorzieningen verplaatst worden naar de achterkant van de chip. Normaal gesproken zitten die aan de voorkant, waar ook het signaalnetwerk zit. Naarmate transistors verkleind worden, gaan die twee verbindingsnetwerken elkaar steeds meer in de weg zitten.

Backsidepowerdelivery moet dat oplossen; door de stroomtoevoer te verplaatsen, kan de hele voorkant gebruikt worden voor signaalverwerking. Volgens Samsung moet dat niet alleen zorgen voor een efficiënter gebruik van het oppervlak, maar ook voor minder spanningsdalingen. Daardoor moeten de chipprestaties weer stijgen.

Samsung is daarin niet uniek. Intel spreekt al jaren over backsidepowerdelivery, in de vorm van PowerVia. Het bedrijf wil die techniek dit jaar nog gaan gebruiken voor zijn 20A, schreef Tweakers vorig jaar in een achtergrondartikel. Ook TSMC gaat backsidepowerdelivery introduceren, specifiek in 2026 met zijn A16-node. Samsung verwacht in 2027 met de massaproductie van de nodes te kunnen beginnen.

Het bedrijf kondigt verder ook een vernieuwd 4nm-procedé aan, SF4U. Het bedrijf geeft daar verder weinig details over, behalve dat er verbeteringen zitten in de 'power, performance and area' door een optical shrink door te voeren. Samsung zegt tot slot dat het nog steeds de bedoeling is dat het eerder aangekondigde 1,4nm-procedé, SF1.4, in 2027 in massaproductie kan gaan.

Reacties (20)

[Jan Onderwater]

Om het nog maar een keer duidelijk te maken
In semiconductor manufacturing, the "2 nm process" is the next MOSFET (metal–oxide–semiconductor field-effect transistor) die shrink after the "3 nm" process node.

The term "2 nanometer" or alternatively "20 angstrom" (a term used by Intel) has no relation to any actual physical feature (such as gate length, metal pitch or gate pitch) of the transistors. According to the projections contained in the 2021 update of the International Roadmap for Devices and Systems published by the Institute of Electrical and Electronics Engineers (IEEE), a "2.1 nm node range label" is expected to have a contacted gate pitch of 45 nanometers and a tightest metal pitch of 20 nanometers
Process---Gate pitch----Metal pitch--Year
7 nm--------60 nm--------40 nm --------2018
5 nm--------51 nm--------30 nm--------2020
3 nm--------48 nm--------24 nm --------2022
2 nm--------45 nm--------20 nm--------2025
1 nm--------42 nm--------16 nm--------2027

[Reactie gewijzigd door Jan Onderwater op 23 juli 2024 00:41]

[DvanRaai89]

Credit:
https://en.wikipedia.org/wiki/2_nm_process
Staan ook bronverwijzingen bij.

[Jan Onderwater]

Dank je
*note to self, linkje plaatsen

[Jamesl]

Was even op zoek naar wanneer we de Picometers zouden halen, kwam toevallig op een Tweakers artikel waarbij de topcomment dezelfde vraag had: https://tweakers.net/nieu...ction=16668102#r_16668102
Overigens start Samsung dus circa 2 jaar later dan initieel verwacht (als dit hetzelfde procedé is).
Edit: is dus een ander procedé. Thanks @watercoolertje

@knirfie244 sta je nog achter je reactie die je toen gegeven hebt?

[Reactie gewijzigd door Jamesl op 23 juli 2024 00:41]

[watercoolertje]

Overigens start Samsung dus circa 2 jaar later dan initieel verwacht (als dit hetzelfde procedé is).

SF2Z heeft tot vandaag nog nooit op een roadmap gestaan, dus het is (nog) niet vertraagd

2nm (SF2) komt gewoon volgend jaar, de verbeterde 2nm versie (SF2Z) komt in 2027:

Het bedrijf zegt dat het vanaf 2027 de massaproductie wil opstarten van SF2Z, een nieuw procedé van 2nm dat een voortvloeisel is van SF2.

PS: het is handiger gewoon naar de reactie te linken ipv het artikel:
knirfie244 in 'Samsung wil massaproductie 2nm-chips met mbcfet in 2025 starten'

[Reactie gewijzigd door watercoolertje op 23 juli 2024 00:41]

[ALittleTooLate]

Het zal theoretisch mogelijk zijn. Op dit moment is de techniek er nog niet.

[BlaDeKke]

Theoretisch mogelijk om iets te bouwen van een halve atoom? I wanna see how.

[Blokmeister]

Daar gaat de node-naam niet over. Een beetje kort door de bocht, maar als het je lukt om hoe dan ook 100 keer meer transistors per oppervlakte te krijgen, bijvoorbeeld door te stapelen, dan kan je in de lengte en in de breedte 10 keer zoveel transistors kwijt, wat ongeveer zal resulteren in een node-naam die tien keer zo klein is ten opzichte van die ervoor. Zo kan je dus prima van de A10 node naar de A1 node. En dat terwijl er niets echt 100 picometer groot is.

Hoe je dat precies doet, is niet belangrijk. Zelfs als de transistors zelf niet kleiner worden, maar je ze gewoon dichter op elkaar weet te tetrissen, dan kan je alsnog spreken over schaling omdat je meer transistors kwijt kan op dezelfde oppervlakte. Vergelijk het met de vaatwasser inpakken. Mijn vriendin zegt vaak heel snel dat de vaatwasser vol is. Maar als ik dan ga kijken, zie ik dat ik prima wat bordjes en kopjes kan herschikken zodat er ineens twee keer zoveel in de vaatwasser past. De vaat is niet kleiner geworden, maar de vaatdichtheid in de vaatwasser wel.

De huidige voorspelling is dat we over ~10 jaar CFETs zullen gebruiken, waarbij we juist transistors verticaal gaan stapelen. Dan worden de transistors wel iets kleiner, maar vooral door te stapelen, nemen ze per oppervlak minder ruimte in. Ook ben je minder ruimte kwijt voor de verbinding tussen de twee, waarmee de interconnects weer dichter op elkaar komen (dit is hoe ik het een beetje begrijp, verbeter mij graag als je het beter weet).

[Coolstart]

Zelfs als de transistors zelf niet kleiner worden, maar je ze gewoon dichter op elkaar weet te tetrissen, dan kan je alsnog spreken over schaling omdat je meer transistors kwijt kan op dezelfde oppervlakte.

Densiteit is 1 ding. Het maakt chips kleiner maar niet per definitie zuiniger. Als je van 5nm naar 3nm gaat moet er altijd wel extra efficiëntie gepaard gaan om je kan moeilijk spreken van een beter procedé. Mogelijk goedkoper maar sneller en efficiënter zal de chip niet worden.

De stroomtoevoer aan de achterkant zorgt vooral voor efficiëntere doorvoer van stroom. Je kan de spanning verlagen omdat er een lager spanningsval is en minder interferentie op het signaal omdat je niet door de bovenlaag moet gaan. Op die mannier kan je wel spreken van een nieuwe node omdat het efficiënter is.

Nieuwe nodes vandaag werken op een lagere spanning en verliezen minder energie door het transistorontwerp. Niet kleiner maar minder gevoelig voor lekstromen door bijv extra vinnetjes = minder warmte = zuiniger.

Maar het klopt, hoe je het doet maakt niet uit. Als elke generatie maar zuiniger en sneller is.

De GAA transistor is een mooi voorbeeld. Check deze bron!

En hier zie je de totale roadmap van de type transistors. Knap om te zien!

[Reactie gewijzigd door Coolstart op 23 juli 2024 00:41]

[Blokmeister]

Volgens mij ben je een ingewijde. Mag ik je dan aanraden om dit artikel over het energieverbruik van transistorlogica te lezen? https://www.intechopen.com/chapters/46170. Iets wat ik erg interessant vond is dat het energieverlies in de eerste orde niet afhankelijk is van de weerstand van de metaallagen zoals te zien in E3.

Wat ik nog wel even wil toevoegen is dat het verplaatsen naar stroomtoevoer naar de onderkant ook zorgt voor minder congestie in de bovenlagen, wat er weer voor kan zorgen dat je meer van je bovenkant kan gebruiken voor signaaltransport. Dus kan je schalen zonder dat er iets kleiner wordt gemaakt.

[TMT]

hahaha de vaatwasser vullen is dan ook een man-dingetje blijkbaar.
Mannen gaan die over het algemeen veel optimaler vullen.

[Blokmeister]

Geen idee of het een mannending is. Maar wellicht zijn mannen inderdaad pietluttiger met dit soort dingen.

[Mindstorms]

Het is maar een naam. De node-namen zijn op geen enkele manier nog gerelateerd aan de werkelijke fysieke groottes. De werkelijke transistoren zijn groter dan je denkt. Zie bijvoorbeeld dit artikel van Tweakers in 2017.

[Reactie gewijzigd door Mindstorms op 23 juli 2024 00:41]

[droofx]

Inderdaad, In 2025 zit Samsung op 2nm, Intel op 18A en TSMC op N2. En dan weet je nog niets, omdat ze moeilijk met elkaar te vergelijken zijn. Misschien kunnen ze beter het aantal transistors per vierkante mm gebruiken?

[BlaDeKke]

Waarom zou ie niet. Is nog altijd valide. Ze noemen het hier wel 2nm. Maar het is idd maar een naampje dat ze er aan geven. Er is zelfs verschil (geweest?) tussen verschillende fabrikanten. De ene zijn 2nm is namelijk groter dan de andere zijn 2nm. Het ligt er ook aan wat je meer. Tweakers heeft hier volgens mij een uitgebreid artikel rond gedaan.

[DLSS]

Klein foutje. In de titel en de eerste alinea van dit artikel staat: “backsidepowerdelivery”. Dat moeten volgens mij drie woorden zijn.

[Reactie gewijzigd door DLSS op 23 juli 2024 00:41]

[STFU]

In het Engels zijn het inderdaad losse woorden. In het Nederlands zou het aan elkaar geschreven moeten worden.

[DLSS]

Maar het is toch geen Nederlands haha? 'stroomafgifte aan de achterzijde' 😅.

Overigens gebruikt tweakers zelf ook de woorden 'backside power delivery' in het achtergrondartikel: review: Intel PowerVia - Hoe backside power delivery je cpu sneller zal maken

[Reactie gewijzigd door DLSS op 23 juli 2024 00:41]

[snah001]

En wie levert de machines voor dit procedé?