Intel zet stroomvoorziening op z'n kop

Details over Intels backside power delivery

Intel PowerVia

Volgende week presenteert Intel de vorderingen van zijn PowerVia-techniek tijdens het VLSI-symposium in Japan. Het bedrijf werkt al jaren aan deze implementatie van backside power delivery en demonstreerde deze week al een eerste testchip die gebruikmaakt van PowerVia voordat deze techniek volgend jaar in productie gaat.

Zoals de term 'backside power delivery' doet vermoeden, wordt de stroomvoorziening van chips hiermee van de voorkant naar de achterkant van een chip verplaatst. Dat is niet alleen een efficiënter gebruik van de ruimte nu transistors steeds kleiner worden; het belooft chips ook sneller en efficiënter te maken. Intel noemt PowerVia dan ook 'cruciaal' voor zijn roadmap. De techniek moet Intel helpen om zijn achterstand op TSMC en Samsung in te halen, nadat de chipmaker jarenlang vastzat op 10nm. Hoewel die twee marktleiders óók aan backside power delivery werken, heeft Intel dit een paar jaar eerder in zijn planning staan.

Tweakers woonde een technische briefing bij waarbij Intel zijn PowerVia-ontwikkelingen voorafgaand aan VLSI alvast deelde met de media. In dit artikel bespreken we de werking van backside power delivery, wat de voordelen zijn en waarom het verplaatsen van chipstroomvoorziening misschien lastiger is dan je zou denken.

Een wafer met PowerVia-testchips. Bron: Intel

Wat is backside power delivery?

Traditioneel gezien bestaat een chip uit een enorm aantal transistors, met daarbovenop diverse metaallagen. In die metaallagen zitten twee verschillende netwerken met interconnects: een voor de stroomvoorziening en een voor signaalverwerking. Naarmate transistors kleiner worden, moeten die netwerken meekrimpen.

Die netwerken zitten elkaar daardoor steeds meer in de weg, wat het verkleinen van transistors bemoeilijkt. Daarnaast creëren de verschillende lagen interferentie. Door een hogere weerstand aan de voorkant kan de spanning van de toegevoerde stroom bovendien afnemen, een fenomeen dat ook wel IR-droop heet. Dat zijn allemaal ongewenste effecten.

Backside power delivery moet op deze gebieden verlichting bieden door het stroomvoorzieningsnetwerk te verplaatsen. Bij backside power delivery wordt de voorkant van de wafer dus volledig gereserveerd voor de signaalverwerking. De verbindingen voor stroomvoorziening, die volgens Intel tot twintig procent van de wafervoorkant kunnen innemen, worden op hun beurt allemaal naar de achterkant verplaatst. Beide netwerken zijn daardoor losgekoppeld, zitten elkaar niet langer in de weg en kunnen afzonderlijk worden geoptimaliseerd.

Er zijn diverse manieren om backside power delivery te implementeren. Ze verschillen op het gebied van complexiteit en ruimtebesparing, zoals buried power rails en nano-tsv's. Intel kiest voor zijn PowerVia-techniek voor die tweede optie: kleine through-silicon via-verbindingen die door de wafer heen lopen en direct in verbinding staan met de transistor.

Het verschil tussen die twee implementaties wordt aangetoond in de onderstaande slide. Buried power rails zijn gemakkelijker om te implementeren. Dergelijke powerrails worden al ingezet zonder backside power delivery. Het nadeel van deze optie is dat de stroomvoorziening, ook mét backside power delivery, nog steeds deels van bovenaf moet komen, zoals Intel in zijn presentatie aantoont met een gele pijl. Chipmakers moeten daarom alsnog ruimte voor stroomverbindingen vrijmaken in de zogeheten M0-laag, die direct boven op de transistors zit. Met nano-tsv's is dat niet het geval; die staan vanaf de zijkant in verbinding met de transistor. Daarmee wordt ook de M0-laag volledig aan signaalnetwerken toegewijd.

Verschillende implementaties van backside power delivery-netwerken (BS-PDN). Bron: Intel

Testnodes en PowerVia-chips: Blue Sky Creek

Intel wil PowerVia introduceren in zijn 20A-procedé, waarop massaproductie in de eerste helft van volgend jaar van start gaat. Behalve op backside power delivery stapt het bedrijf bij die node ook over op een geheel nieuwe transistorarchitectuur: RibbonFET.

Om te voorkomen dat de introductie van twee nieuwe, complexe technieken tot productieproblemen leidt, heeft Intel een intern procedé ontwikkeld om PowerVia productieklaar te krijgen. Die node is nog steeds gebaseerd is op de traditionele finfets die chipproducenten al ruim een decennium gebruiken. Het idee daarachter is dat bedrijf op die manier PowerVia kan ontwikkelen, waarna deze bevindingen gebruikt kunnen worden om de techniek relatief gemakkelijk te implementeren in combinatie met RibbonFET-transistors.

Intel heeft een PowerVia-testnode ontwikkeld om het risico van Intel 20A te spreiden. Bron: Intel

Op deze manier wil de fabrikant niet te veel hooi op zijn vork nemen met verschillende grote technische veranderingen in één node. Dat moet een situatie als bij Intels 10nm-procedé voorkomen. Die node werd door yieldproblemen jaren te laat opgeleverd, waardoor het bedrijf zes jaar lang processors op 14nm moest uitbrengen. Ceo Pat Gelsinger reflecteerde jaren later na vragen van Tweakers dat Intel met 10nm te veel verbeteringen tegelijk wilde doorvoeren en daardoor in de problemen kwam.

Intels PowerVia-testchip.
Bron: Intel, VLSI

Intel baseert zijn PowerVia-testprocedé op Intel 4, dat voorheen bekendstond als 7nm. Daarmee produceerde het bedrijf onlangs een eerste testchip, genaamd Blue Sky Creek. Deze chip is gebaseerd op Intels komende Meteor Lake-processors, die de chipfabrikant later dit jaar wil introduceren voor laptops. Blue Sky Creek gebruikt daarvoor nieuwe Crestmont-cores.

Intel koos voor deze op efficiëntie gerichte E-cores omdat ze al ontwikkeld waren op basis van het Intel 4-procedé. Daarom konden ze relatief gemakkelijk worden overgeheveld naar de PowerVia-testnode. Daarnaast zijn E-cores compact. Daardoor zijn grote test-dies, inclusief de yielduitdagingen die daarbij komen kijken, niet nodig. De cores halen volgens de fabrikant een kloksnelheid van 3GHz op 1,1V.

Hoe zo'n chip er van binnen uitziet, is te zien op de onderstaande slide. Aan de bovenkant zijn de verschillende signaalinterconnects te zien, onder de noemer FS Metals. Onderaan, aangegeven als 'BS PDN', staan de verbindingen voor de backside power delivery. In het midden staan dan weer verticale witte streepjes, die met een gele lijn zijn gemarkeerd; dat zijn de eerder besproken nano-tsv's die de transistors verbinden met het stroomvoorzieningsnetwerk aan de onderkant.

Een dwarsdoorsnede van de PowerVia-testnode. Bron: Intel

PowerVia in de praktijk: wat zijn de voordelen?

We hebben het voornaamste voordeel van PowerVia eigenlijk al genoemd: de ruimtebesparing aan de voorkant die verdere transistorverkleiningen iets makkelijker moet maken. Daardoor kon het bedrijf onder meer de pitch in zijn M0-laag verhogen van 30 naar 36nm. Die pitch staat voor de afstand tussen de verschillende interconnectlijntjes; een hogere pitch betekent een grotere afstand en daarmee goedkopere productie.

Volgens Intel compenseert de kostenbesparing met zijn hogere pitch de extra kosten voor backside power delivery ruimschoots, zeker bij toekomstige nodes. De overige afmetingen zijn ongewijzigd gebleven, zoals de afstand tussen vinvormige kanalen en de contacted poly pitch, die de afstand tussen gates dicteert: respectievelijk 30 en 50nm.

Door die wijzigingen, samen met het verlagen van de hoeveelheid vinnen van drie naar twee, wist Intel de 'hoogte' van een standaardcel te verlagen van 240 naar 210nm. Zo'n standaardcel omvat een groep transistors die gezamenlijk een logica- of opslagfunctie kunnen uitvoeren. Dat betekent dat het celformaat is afgenomen met 12,5 procent ten opzichte van Intel 4 zonder PowerVia.

Intel bracht de M0-pitch terug naar 36nm met PowerVia. Bron: Intel

Het testprocedé van Intel wist daarnaast beter gebruik te maken van de beschikbare ruimte binnen standaardcellen. Op delen van de die wist de fabrikant naar eigen zeggen een standaardcel-utilization van 'meer dan 90 procent' te behalen. Het bedrijf zegt niet wat de celdichtheid zonder PowerVia bedraagt, hoewel dat percentage in ieder geval lager ligt. Die verbetering is daarmee deels afkomstig uit PowerVia, hoewel het gebruik van euv-lithografie in Intel 4 ongetwijfeld ook een bijdrage zal hebben geleverd.

Los van de chipproductievoordelen, moeten de eindproducten zelf ook baat hebben bij PowerVia. Intel noemt in zijn slides een 'prestatieverbetering' van zes procent op zijn Blue Sky Creek-chip. Tijdens een vragensessie met journalisten verduidelijkte de fabrikant dat de maximale kloksnelheden zes procent hoger liggen. Die toename werd volgens Intel puur behaald door het verbruik van PowerVia, zonder verdere wijzigingen aan de core. De IR Drop, de afname van de spanning voordat deze de transistor bereikt, bedroeg ruim dertig procent.

Illustratie met de celdichtheid (links) en de verbeteringen op het gebied van IR-droop en frequentietoename. Bron: Intel

Obstakels: yields, hitte en debugging

Los van de voordelen brengt PowerVia ook enkele risico's met zich mee. Intel noemt tijdens zijn briefing drie voorbeelden: yields, temperaturen en debugging. Eerstgenoemde heeft te maken met de defecten die tijdens het chipproductieproces kunnen ontstaan. Bij het implementeren van PowerVia draait Intel een wafer om, waarna vrijwel al het silicium wordt weggepolijst totdat de onderkant van de transistors zichtbaar is. Daarbovenop worden vervolgens de metaallagen met nano-tsv's en de benodigde stroominterconnects aangebracht. Tijdens dat proces kunnen, net als bij andere chipproductiestappen, uiteraard defecten optreden.

Intel zegt zelf dat zijn PowerVia-testnode momenteel al yields haalt die geschikt zijn voor massaproductie. Het testprocedé loopt op dat gebied ongeveer twee kwartalen achter op zijn 'gewone' Intel 4-node, die al in massaproductie is. Het bedrijf noteerde bovendien geen aan stroom gerelateerde betrouwbaarheidsproblemen bij de overstap naar PowerVia. De verwachting is daarmee dat PowerVia volgend jaar relatief probleemloos overgeheveld kan worden naar 20A.

Warmte werd ook gezien als een potentieel obstakel. Waar transistors voorheen op het uiteinde van de wafer zaten, zijn ze met PowerVia midden in de wafer ingekapseld tussen twee lagen. Dat kan het koelen van de transistors bemoeilijken en daarmee tot hitteproblemen leiden.

Het bedrijf deelt geen details over de exacte maatregelen die het treft tegen de thermische problemen, maar claimt wel dat de temperatuurcurve van de PowerVia-testnode overeenkomt met die van het gewone Intel 4-procedé zonder PowerVia. Dat betekent dat de mate waarin de temperatuur stijgt als de stroomsterkte toeneemt, ongeveer overeenkomt met de temperatuurstijgingen bij 'gewone' Intel 4-transistors zonder backside power delivery.

Intel trof soortgelijke maatregelen voor debugging, waarmee chips getest worden voordat ze op de markt worden gebracht. Nu de transistors tussen twee metaallagen zitten, is het niet langer mogelijk om ze rechtstreeks vanaf de onderkant te onderzoeken. Intel heeft daarvoor een reeks nieuwe debugtechnieken ontwikkeld die ook gebruikt kunnen worden nu beide kanten van de chip in gebruik zijn. De chipmaker had naar eigen zeggen een aantal Easter eggs in zijn Blue Sky Creek-chips gestopt, in de vorm van expres ontwikkelde bugs. Intel zegt dat zijn validatieteam al deze contention circuits wist op te sporen met zijn nieuwe PowerVia-debugtools.

Tot slot

Hoewel Intel zegt dat zijn PowerVia-testnode en -chip goede resultaten behalen, is het nog even wachten voordat de techniek in daadwerkelijke producten verschijnt. Het debuutplatform, Intel 20A, gaat in de eerste helft van volgend jaar in massaproductie en in de maanden daarop verschijnen de eerste chips met PowerVia op de markt. Dat gebeurt eind volgend jaar met de introductie van Intels Arrow Lake-processors. De chipfabrikant produceert die chips deels op 20A.

In de jaren daarop volgen ook andere grote chipmakers. Intel is immers niet de enige fabrikant die met backside power delivery aan de slag gaat. Marktleider TSMC introduceert in 2026 een N2P-procedé met eenzelfde techniek. Samsung wil backside power delivery volgens Zuid-Koreaanse media verwerken in zijn 2nm-serie, waarvan de eerste chips in 2025 geproduceerd worden.

Reacties (32)

[d3x]

Mooi artikel, maar de auteur is vergeten of schrijft er wel even niet bij dat er een reden is waarom Intel hier wederom zoveel marketing push op geeft en heeft natuurlijk alle slides en info netjes gekregen van deze afdeling. De wereld weet dat Intel het de laatste jaren moeilijk heeft op vlak van technologie.
Zoals gebruikelijk bij een Intel presentatie, krijg je een accuraat (soort van...) verhaal over wat INTEL aan het doen is, en een verdraaid verhaal over hoe dit zich verhoudt tot de rest van de wereld..."een paar jaar eerder....." en in de hoop dat de consument het netjes zal slikken en natuurlijk de beste en zuinigste chips heeft, terwijl ze nog steeds een inhaalslag aan het doen zijn. Of deze "versnelde" inhaalslag de beste is zal afwachten zijn op de echte resultaten.

Wat de rest van de wereld betreft
https://www.imec-int.com/...de-power-delivery-network
Punten zijn
- imec (en via hen, in wezen TSMC en SS) hebben deze technologie al gedemonstreerd in 2021. Dit is inclusief Intel's kostbare nanoTSV's die ze hard proberen te doen alsof het tech is die exclusief voor hen is. Wat bekend is van TSMC is dat hun roadmap begint met BSPDN maar NIET met nano-TSV's, dat is voor een jaar later; maar dat weerspiegelt TSMC's gebruikelijke voorzichtigheid, stap voor stap; eerder dan dat ze niets weten over nTSV's of ze niet kunnen maken.

- De grote winst van BSPDN zijn niet de verbeteringen in stroom/spanningsdrop. Die zijn mooi, maar doen er alleen toe als je je chip al op waanzinnige vermogensniveaus aanstuurt. Nee, de grote winst is het verlichten van routeringscongestie in M1. Het is deze routeringscongestie die de schaalverkleining van SRAM in recente processen heeft afgeremd; en de verwachting is dat door over te stappen op BSPDN (zelfs de aanvankelijke, eenvoudigere, niet-nTSV-versie die TSMC heeft gekozen voor gen1) de schaalverkleining van SRAM kan worden hervat. Maar om dat van waarde te laten zijn, moet je bereid zijn om de rest van je metaalnetwerk op zijn plaats te houden, net zo low-pitch als voorheen...

Met andere woorden, het probleem is niet "Intel slim, TSMC dom"; het zijn prioriteiten.
De prioriteit van Intel (in goede en slechte tijden) is om het *effectieve* vermogen en de frequentie van hun chips nog verder op te schroeven. Voor hen is BSPDN op dit moment belangrijk voor zover het een iets lager vermogen mogelijk maakt, vertaald in een iets hogere klok.
De prioriteiten van TSMC zijn (a) betrouwbaarheid van procesimplementatie [vandaar twee fasen, BSPDN eerst, nTSV een jaar later] en (b) dichter SRAM (waar ze wat van krijgen, zelfs in de eerste fase van BSPDN zonder nTSV).
IMHO de langere termijn imec/TSMC strategie zal ook klokken naar de achterkant verplaatsen. Dit zal weinig effect hebben op het vermogen, maar het zal de routing nog meer verlichten, waardoor SRAM nog dichter kan worden. Ik heb geen idee, maar het zou me niet verbazen als op zijn minst een deel van de langzame voorzichtige TSMC strategie bestaat uit het samenstellen van een proces dat zich op natuurlijke wijze uitstrekt tot het verplaatsen van de kloklagen naar de achterkant, terwijl de snellere Intel strategie is geweest om dit te negeren en te hopen dat het, op de een of andere manier, in de toekomst kan worden aangepast...

[Reactie gewijzigd door d3x op 23 juli 2024 02:54]

[Mini-me]

Ik ben deels met je eens en deels niet.

IR-drop is wel degelijk een groot probleem, in alle technologieën. Met name als de afmetingen van je die toenemen. IR-drop komt enerzijds door grote hoeveelheden cellen die tegelijk actief zijn en anderzijds door hoeveel power iedere cell gebruikt tijdens het switchen. Dat eerste wordt bepaald door het chipdesign, het tweede door de kwaliteit van de standard cell libraries.

Intel ontwerpt en produceert zijn eigen chips, en heeft dus een belang bij beide kanten. TSMC heeft geen eigen ontwerpen en focust met name op technologie voor derde partijen. De kwaliteit van de libraries is voor tsmc dus veel belangrijker.

Bovendien komt bij het ontwerpen van backside power delivery nogal wat extra kennis kijken. Intel kan die kennis intern verspreiden, waardoor de gebruikers veel beter weten hoe de technologie te gebruiken. TSMC werkt met externe klanten die afzonderlijk moeten worden getraind en dat kost veel extra ondersteuning.
Vanuit dat standpunt is het opnieuw logisch dat TSMC de prioriteiten voor deze technologie iets lager legt dan Intel.

[SG]

Zoals ik begrepen heb is deel van de problemen dat de afdelingen te nauw samen werken en master slave van foundry tak volgt maar de design tak. In de nieuwe procedure is interne ontwerp afdeling moet net als externe foundry klanten het volledig procedure volgen van chipdesign communicatie. No shortcuts. Betere validatie.
Intel heeft tot heden grote problemen met uitstellen en als hun marketing presrelease beweren lopen paar jaar voor. Gezien enorme uitstel in verleden moeten ze 1st bewijzen dat ze op tijd kunnen opleveren. Maar misschien dat bedrijfs cultuur zodanig aangepast is en lean dat excecutie van hun roadmaps met sucses doorlopen worden.

[Mini-me]

Interessant hoe je “betere validatie” en “net als externe foundry klanten” gebruikt in één zin met het woord “lean” want uiteraard is dat een conflict als procedures worden verscherpt

[Reactie gewijzigd door Mini-me op 23 juli 2024 02:54]

[i-chat]

ik heb altijd geleerd dat KISS de beste strategie is, en dat je doorgaans beter niet 2 heipalen tegelijk onder je huis vandaan trekt als je funderingswerken uitvoert...

voor mij voelt dat intel praatje toch een beetje als het omflikkeren van 2 losse variabelen en dan maar hopen dat ze het werkend krijgen ... geweldig als het lukt, een een recept voor een 2e 10nm-crisies als er ook maar iets van zand in de tandwielen komt.

als ik jouw verhaal zo lees dan ben je het dus oneens met d3x omdat jij vind dat het verkleinen van de schaal voor dat power-netwerk niet per se een enorme impact gaat hebben op de complexiteit cq dat de voordelen van 1 bedrijf 1 roadmap groter zijn dan de nadelen van 2 variablen 2 recepten voor failure.

dat wordt dan een heel interessant wedloop en zeerzeker ook een bijzonder interessant punt om tzt naar te kijken als er daadwerkelijk producten op de markt komen die hier gebruik van maken.

[sympa]

Zo'n samenwerking tussen foundry en klant gaat heel ver hoor. TSMC laat echt de klant niet in het diepe met "kijk je kan ook deze laag gebruiken kijk zelf maar wat je er mee doet". Die leveren software die het voor de klant regelt.

[atthias]

bedankt voor deze info

even voor duidelijkheid SRAM gaat om de L1 2 en 3 cache van de CPU?

dan hoop ik serieus dat dit gaat lukken van TSMC want dat betekent weer een mogelijkheid meer cache wat zoals we met ryzen 3D zien al fors kan schelen qua snelheid in gaming

[Tokidoki]

Voor zo ver ik kan vinden wel ja:

SRAM is faster than DRAM but it is more expensive in terms of silicon area and cost; it is typically used for the cache and internal registers of a CPU while DRAM is used for a computer's main memory.

Van: https://en.wikipedia.org/wiki/Static_random-access_memory

[atthias]

dankjewel voor de aanvulling dit klinkt goed

[WillySis]

Uiteraard is de presentatie tegelijkertijd een verkoop praatje, waarmee Intel zich zo gunstig mogelijk profileert tov de concurrentie. Feit is wel dat ze gewoon achter lopen. Of ze die achterstand in één klap goed kunnen maken is maar de vraag. De concurrenten zijn inmiddels al met een tweede generatie bezig, waarbij ze de geconstateerde problemen kunnen (proberen) oplossen en zij kunnen het ontwerp weer verder optimaliseren.
Natuurlijk kent Intel al meer problemen op voorhand, omdat de concurrent daar tegenaan liep, maar of dat voldoende is om ook gelijk een beter product op de markt te kunnen zetten dan de tweede generatie van de concurrenten is maar de vraag.

[SG]

Ik heb het idee dat nextgen intel meer gericht is op verhogen van IPC ipv klok.
Met uitzondering van nog extreme grote core dan P-cores. Volgens sommige geruchten

[EraYaN]

IMHO de langere termijn imec/TSMC strategie zal ook klokken naar de achterkant verplaatsen. Dit zal weinig effect hebben op het vermogen, maar het zal de routing nog meer verlichten, waardoor SRAM nog dichter kan worden. Ik heb geen idee, maar het zou me niet verbazen als op zijn minst een deel van de langzame voorzichtige TSMC strategie bestaat uit het samenstellen van een proces dat zich op natuurlijke wijze uitstrekt tot het verplaatsen van de kloklagen naar de achterkant, terwijl de snellere Intel strategie is geweest om dit te negeren en te hopen dat het, op de een of andere manier, in de toekomst kan worden aangepast...

Nouja we hebben absoluut niet genoeg informatie om te weten of Intel wel of niet gaat kijken of heeft gekeken naar kloknetwerken op de achterkant en of ze het niet willen of kunnen of iets dergelijks. En Intel is ook voorzichtig is dat ze een interim proces hebben gebruikt als test-bed. Het enige wat we weten is dat ze er nog niets definitief over gezegd hebben voor 20A volgend jaar.

Daarbij moet gezegd worden dat Intel ook gewoon met imec samenwerkt hoor, het is niet alsof imec een Europa/Azië eilandje is. Zo'n beetje alle chipbakkers hebben wel wat met imec te maken gehad door de jaren heen.

[Reactie gewijzigd door EraYaN op 23 juli 2024 02:54]

[Blokmeister]

Supernuttige reactie met informatie die voor mij ook nieuw is! Dankjewel!

Iets wat ik me afvraag is of Intel wel wil inzetten op deze manier van het verhelpen van routing congestie in de eerste metal lagen. Intel zet erg in op high-NA EUV (https://www.asml.com/en/n...nto-manufacturing-in-2025), waarmee er überhaupt ruimte komt in het schalen van de m0, zelfs om desnoods 2D te gaan in plaats van 1D/1.5D. Denk je dat het mogelijk is dat Intel dit tijdelijk gaat gebruiken maar over een paar jaar overstapt naar high-NA en tijdelijk powervia laat liggen door de lagere yields?

[Anoniem: 138647]

2nm (Samsung 2025). Ongelofelijk. Ik weet nog hoe, jaren geleden, alle Chips big-boys er toen stellig van overtuigd waren dat 7 toch écht de fysieke / natuurkundige limit was. "Kleiner is écht niet mogelijk. Gaat niet. Impossible".
(ben de bron ff kwijt so don't ask)

[Blokmeister]

De 2nm in de node-naam heeft niet zoveel meer te maken met de grootte van de features op de chip. In het artikel staat zelfs dat Intel van een pitch van 30nm (dus lijntjes van ~15nm breed) naar 36nm (dus lijnbreedte van ~18nm) gaat maar dat compenseert met powerviatechniek. Nergens zijn lijntjes te vinden met een dikte van slechts 2 nanometer, en het kleinste wat ik op roadmaps heb gezien (https://www.imec-int.com/...oadmap-tearing-down-walls) is 6nm-8nm over tien jaar. Of we dat gaan halen is natuurlijk de vraag en is van veel dingen afhankelijk.

Verder misschien wat randinformatie over transistortechniek. Je kan de huidige nodes niet maken met planaire FETs, of traditionele transistors, die werken dan niet meer. Vandaar dat we nu allemaal finFETs gebruiken. Hier lopen we ook tegen een fysieke limiet aan. Vandaar dat we een nieuwe technologie moeten gaan gebruiken, zoals gate-all-around, nanosheets of ribbonfets. Die laatste zijn verschillende marketingtermen voor ongeveer hetzelfde. Ook daar lopen we tegen een limiet aan en moeten we over op forksheets of CFETs. We zijn dus nog lang niet uitgeschaald!

[i-chat]

ik had het idee dat ik ergens (hier op tweakers) een keer las dat bedrijven in feite van meet-methode zijn veranderd. hoe dat precies zit durf ik niet te zeggen maar kennelijk is een moderne 5nm chip niet letterlijk 8x kleiner dan een 40nm chip van pak em beet 20? jaar geleden. als ik hem kan vinden dan zal ik het tweakers artiekel linken in een edit...

[Blokmeister]

Dat klopt inderdaad. De node-naam heeft niets te maken met de echte afmetingen. Het komt vooral doordat we andere types transistoren zijn gaan gebruiken om te gaan schalen. Vroeger met gewone planaire FETs refereerde de node-naam naar de breedte van de gate van de FET. Als je die kleiner maakte, paste er meer op de chip, en werd je processor sneller. Echter zat daar een limiet aan. Vandaar dat we zijn overgestapt naar de finFET. Bij FinFETs is de grootte van de gate niet direct meer wat je schaalt. Toch hebben we de node-naam vastgehouden. Als we nu twee keer zoveel transistors op een chip passen, is dat ongeveer 1.41 keer kleiner in de lengte, en 1.41 in de breedte, en maken we het node-getal 1.41 kleiner, bijvoorbeeld van n10 naar n7. Heel kort door de bocht: je kan het een beetje zien als dat je dezelfde chip wil maken met planaire FETs, dan moet de gate ongeveer 7nm breed zijn.

Verder kan je überhaupt schalen zonder dingen klein te maken. Dat wordt ook aangestipt in dit artikel. Als je backside power delivery (of powervia) doet, hou je meer ruimte over voor transistors en routing erboven. Dat betekent dat je meer transistors op je chip kan persen, ook al is niets kleiner dan eerst.

[Guus...]

In de IR-droop en frequentietoename chart kan je mooi zien hoe 6% veel meer is dan 30% als je de as anders plaatst.

[Mr. Rawnar]

Toch nog even opgezocht. 20A staat voor 20 Ångström of wel 2 nm en niet voor 20 Ampère.

[MiesvanderLippe]

20A klinkt misschien als veel, maar zo'n chip kan vaak nog veel meer hebben. Je kunt je voorstellen dat op 1.3v je tamelijk veel stroom nodig hebt om 150W te verbruiken.

[Anoniem: 138647]

De Motorola 68040 uit mijn Amiga is destijds op 0.65 micron geproduceerd. Woei

[bierschuit]

Ik dacht al, lees ik nou exact hetzelfde bij de comments van Anandtech?
https://www.anandtech.com...ower-on-schedule-for-2024 Hallo name99

[d3x]

soms zitten mensen op verschillende fora... en als er dan een nieuws fora gewoon een marketing artikel brengt is het dan simpel om je info opnieuw met eenzelfde visie te delen.

[lordsnow]

Jemig. Ik las PowerVla en moest gelijk denken aan Danoontje.

[Blokmeister]

Was PowerVla niet ontwikkeld om de congestie ergens op te lossen?

[jahruhn]

Pepper in your backside

[Belboer]

De node naam 2nm is wel meer marketing dan dat het aangeeft hoe klein de gates zijn. De diameter van een Silicium atoom is ongeveer 0,1nm en je hebt er een paar bij elkaar nodig om een werkende transistor te maken. Dus verder 0,2nm zal het niet gaan. Het einde van huidige snelle verkleining is daardoor weldegelijk in zicht. Andere verbeteringen blijven natuurlijk wel mogelijk. Ze kunnen bijvoorbeeld nog de hoogte in met 3D IC's. Krijgen we natuurlijk weer andere uitdagingen zoals koeling en zo.

Intel fabrikage nodes per 10 jaar (ongeveer):
1972 10.000nm
1982 1.500nm
1993 500nm
2003 90nm
2014 14nm
2024 5nm
2027 3nm ?
2034 is het wel klaar denk ik met krimpen.

[Blokmeister]

IMEC gaat gewoon door tot A2: https://www.imec-int.com/...oadmap-tearing-down-walls. Daarna kan je gaan denken aan 2D-materialen als wolfraamdisulfide of zelfs 1D als koolstofnanobuizen. Dat is nu nog toekomstmuziek, maar maakt verdere schaling zeker wel mogelijk hoor.

De 0.2nm die jij noemt is met de huidige methodiek niet mogelijk. Lithografie kan nooit zo klein printen, zelfs als we naar hyper-NA gaan met EUV, of zelfs een kortere golflengte. Als je toch kleiner wil, moet je slimme postprocessing doen, zoals SADP (self-aligned double patterning) of LELE (litho etch litho etch). Dan kom je nog bij het probleem dat de photoresist zelf je ook een limiet geeft, aangezien de actieve moleculen in de resist niet oneindig klein zijn. Je zou kunnen denken aan resistloze lithografie, maar dan zit je weer opgescheept met de lithostap zelf: https://www.science.org/doi/10.1126/sciadv.adf5997. Wil je echt atomair gaan, dan moeten we compleet nieuwe methoden bedenken, waar we de komende 30 jaar nog niet mee klaar zijn.

[codebeat]

Sinds wanneer valt dit onder "wetenschap"?

[kimborntobewild]

Sinds wanneer valt dit onder "wetenschap"?

Sinds wanneer niet?

[codebeat]

Oh leuk zeg, gaan we vraag weer omdraaien. Zijn we de kleuterklas inmiddels uit?