De volgende stap is complementary fet, oftewel cfet. Dit is een transistortype waar al jaren naar wordt gekeken en dat sinds dit jaar officieel op de roadmap van imec staat. Ook bij dit transistortype worden p- en n-transistors binnen een enkele structuur geïntegreerd. Anders dan bij forksheets komt daar echter geen diëlektrische muur bij kijken. In plaats daarvan worden de twee transistorsoorten boven op elkaar gestapeld, met een spacer ertussen. Hierdoor kunnen de twee devices nóg dichter bij elkaar gepositioneerd worden, voor een nog kleinere footprint.
Deze nieuwe opbouw is flink anders dan de hiervoor besproken transistortypen. "Als je kijkt naar de overstap van finfet naar nanosheet, dan is dat een relatief kleine stap. Je hebt bij die overstap de twee extra punten die ik eerder noemde: het diëlektrische laagje voor de inner spacer en de channel release, waarbij de laagjes silicium-germanium worden weggeëtst. Forksheets zouden nog een extensie van de nanosheet kunnen zijn, maar bij de overstap naar cfet is dat anders. De mogelijke paden liggen nog open. Dit is op dit moment de grootste activiteit van ons pathfindingresearch op transistorgebied."
:strip_exif()/i/2005182592.jpeg?f=imagearticlefull)
De uitdagingen bij cfets
Er zijn bijvoorbeeld verschillende manieren waarop een cfet opgebouwd kan worden, legt Mertens uit. "Bij een van die varianten beginnen we opnieuw met een stapel silicium en silicium-germanium, die dan wel gecompliceerder is dan een stack voor een enkele nanosheettransistor. Dit zou namelijk een stack worden die is gedefinieerd voor zowel een onderste als een bovenste transistor, met een spacer ertussen. Deze opbouw noemen we monolithic."
"De gatepatterning wordt bij deze aanpak in één keer gedaan voor beide transistors. Daarna worden de source-drainstructuren apart gemaakt voor beide devices. Daar ligt de extra complexiteit ten opzichte van de vorige transistorgeneraties; er komt nu patterning op de verticale dimensie bij. Dat is een van de uitdagingen, naast de hogere aspectratio's, omdat er in feite twee transistors op elkaar gebouwd moeten worden." De aspectratio van een transistor is de verhouding tussen de hoogte en de breedte. Bij hoge aspectratio's, waarbij de transistor hoog is in verhouding tot de breedte, komen bepaalde problemen kijken, bijvoorbeeld bij de patterning van de gate.
"Er is nog een derde uitdaging", vervolgt Mertens. "Normaal gezien is de processflow zo opgebouwd dat de metaalcontacten naar de source-drain redelijk laat worden geïmplementeerd. Dat doen we omdat die contacten gevoelig zijn voor het thermische budget. Als er na het implementeren van de contacten productiestappen worden toegepast op meer dan 400 graden, degraderen ze. Bij cfet is dat lastig. We kunnen de onderste transistor immers op de normale manier produceren, maar dan moeten we ook doorgaan met de processen voor het bovenste device. Dat kan consequenties hebben voor de contacten aan de onderkant."
"Om die problemen op te lossen, zijn materiaalinnovaties nodig, bijvoorbeeld om stabielere contacten te krijgen. Dat, of er zijn integratieoplossingen nodig, waardoor je die processflows zo kunt vormgeven dat je wel die constructie kunt maken, maar pas op het laatst die contacten implementeert. Op die manier zou je kunnen omzeilen dat er hogetemperatuurstappen worden toegepast op de contacten. Dat zijn enkele van de uitdagingen voor de monolithische variant, open vragen waarop nog geen antwoorden zijn."
:strip_exif()/i/2005282898.jpeg?f=imagearticlefull)
Alternatieve opbouw
Er zijn echter alternatieven. "In de variant die ik eerder noemde, laten we de stapel silicium en silicium-germanium aan het begin van de processflow in één keer groeien. Op die manier wordt bijvoorbeeld geen wafer bonding toegepast. Ook zijn de kanaaloriëntaties van het bovenste en onderste device identiek aan elkaar. Bij een alternatieve, monolithische aanpak kun je in eerste instantie alleen de stapel van het onderste device laten groeien. Zo kan de stapel voor het bovenste device later worden aangebracht met wafer bonding, samen met een isolatielaag tussen beide stapels. Het mogelijke voordeel daarvan is dat je een andere substraatoriëntatie kunt gebruiken. Zo kun je de twee soorten transistors onafhankelijk van elkaar optimaliseren. Daarna kun je weer een monolithic processflow toepassen, net als bij de eerste variant."
"De derde optie is om het sequentieel te doen. Daarbij maken we eerst de volledige onderste transistor. Daarna kunnen we het bovenste device los fabriceren en dat erbovenop zetten via wafer bonding. Het voordeel daarvan is ook dat de aspectratio's veel minder hoog worden, de helft minder. Dan heb je wel weer uitdagingen met de thermische budgetten. Ook het uitlijnen van de topstructuur ten opzichte van de onderste transistor is lastig. Dat moet met een precisie van minder dan een paar nanometer."
Momenteel leunt imec naar eigen zeggen naar de eerste variant die werd besproken. "Dat is onze front-up-aanpak om een eerste pad te creëren, maar we houden de andere opties zeker open. We hebben zijprojecten om de fundamentele problemen van die andere alternatieven te bestuderen en te zien of daar oplossingen voor zijn." Imec presenteerde in mei dan ook voor het eerst mogelijkheden voor een sequentiële cfet, hoewel het ook toen benadrukte dat de monolithische opbouw de voorkeur hield.
De voordelen van cfets
De potentiële voordelen van cfets zijn meervoudig. Allereerst neemt de footprint natuurlijk af, aangezien de p- en n-transistors nog dichter op elkaar geplaatst kunnen worden, maar ook de gateopbouw kent voordelen. "De veronderstelling is vooralsnog dat cfets een nanosheetachtige structuur krijgen", vertelt Mertens. Cfets krijgen bijvoorbeeld weer een gate die de kanalen volledig omsluit.
"Er zijn ook wat creatievere ideeën, bijvoorbeeld voor het combineren van cfets met forksheets, maar dat is meer verkennend. De basisaanname is dat cfets meer weg hebben van nanosheets." Dat betekent ook dat, naast de omvang, de gatecontrol beter is én dat de kanaalbreedte naar behoeven aangepast kan worden, net als bij de gewone nanosheets.
Het is nog niet bekend wanneer de eerste chips met cfets verwacht kunnen worden. Chipfabrikanten hebben nog geen nodes met dit transistortype op hun roadmaps staan, hoewel er interesse is. TSMC gaf dit jaar bijvoorbeeld aan dat het geïnteresseerd is in cfets voor zijn toekomstige nodes. Imec verwacht dat cfets rond 2032 mogelijk geïntegreerd kunnen worden.
:strip_exif()/i/2005283344.jpeg?f=imagenormal)
Bron: imec
Voorbij de cfet: 2d-materialen voor atomic channels
Na de cfets zijn de plannen minder concreet, maar imec bekijkt onder andere de mogelijkheden voor atomic cfet, waarbij gebruik wordt gemaakt van 2d-materialen voor de kanalen. 2d-materialen zijn een enkele atoom dik, in tegenstelling tot silicium. Gezien die omvang zouden transistors nog verder geschaald kunnen worden. Het onderzoek hiernaar bevindt zich echter nog in een vroeg stadium. "Een belangrijk verschil met de cfet en de forksheet is dat de basis voor die structuren eigenlijk dezelfde is. Ze gebruiken nog altijd een kanaal uit een stapel silicium en silicium-germanium. Bij die devices is de vraag: hoe kunnen we die structuren definiëren met een processflow die fabriceerbaar is?"
"Voor de 2d-materialen zijn de vragen nog fundamenteler. Het is bijvoorbeeld de vraag in hoeverre we 2d-materialen van hoge kwaliteit op waferschaal kunnen laten groeien. Het gaat dan om de materiaalgroei zelf, maar ook om de kwaliteit van de contacten en de gatestack. Voor het atomic channel is het onderzoek meer gericht op die fundamentele vraagstukken."
"We doen momenteel onderzoek op materiaalgebied en naar het demonstreren van devices met een enkele laag van 2d-materialen. Die fundamentele vragen moeten eerst worden opgelost en daar zijn nog doorbraken voor nodig. Het volgende punt is het onderzoeken van mogelijkheden om 2d-materialen te integreren in een device, bijvoorbeeld met stacking. Overigens werken andere teams van ons daar momenteel aan; mijn expertise ligt in de pathfinding voor forksheets en cfets."
Die 2d-materialen zouden dus de welbekende siliciumkanaaltjes kunnen vervangen. 2d-materialen hebben daarbij potentiële voordelen op het gebied van de kanaallengte. "Ik denk dat de belangrijke aspecten zijn dat dan nog dunnere kanaaltjes gemaakt kunnen worden. Daardoor kun je het kortekanaaleffect al indammen met nog kleinere kanaallengten, waardoor je ook de gatelengte en pitch verder kunt schalen."
Tot slot
Het zal nog even duren voordat we de besproken technologieën daadwerkelijk in onze chips zien. Het betreffen immers researchprojecten die nog jaren nodig hebben voor de release, wat ook te zien is aan de schattingen op imecs roadmap. Desalniettemin biedt de planning van imec een interessante blik op de kant waar de chipsector langzaam maar zeker naartoe zal bewegen. Voorlopig zijn er in ieder geval nog genoeg mogelijkheden om de wet van Moore in leven te houden en kunnen we kleinere en snellere chips blijven verwachten.