Imec print succesvol eerste structuren met nieuwe high-NA-euv-machine van ASML

Imec heeft succesvol de eerste logic- en dram-structuren op een wafer afgebeeld met een high-NA-euv-machine van ASML. Dat gebeurde in het gedeelde lab van ASML en imec. Deze nieuwe euv-machines moeten volgend jaar beschikbaar komen voor massaproductie.

Imec heeft verschillende soorten patronen afgebeeld met de nieuwe high-NA-machine van ASML. De resultaten bevestigen volgens imec-ceo Luc Van den hove de 'lang voorspelde' resolutiemogelijkheden van high-NA-euv-lithografie, met een pitch van onder de 20nm. Dat moet het mogelijk maken om kleinere transistors af te beelden met een enkele exposure. De prints van imec zullen niet daadwerkelijk gebruikt worden in chips die op de markt verschijnen, maar tonen vooral de mogelijke prestaties van ASML's nieuwe tools aan.

De Belgische onderzoeksinstelling heeft onder meer willekeurige logic-patronen afgebeeld, in de vorm van metaallijntjes met een dichtheid van 9,5nm. Dat komt dan weer overeen met een pitch van 19nm. Die pitch staat voor de onderlinge afstand tussen structuren op de chip. Het bedrijf beeldde ook willekeurige via's af, met center-to-center-afstanden van 30nm en 'uitstekende' nauwkeurigheid en uniformiteit. Via's zijn elektronische verbindingen tussen de metaallagen binnen een chip. Imec spreekt ook van 2d-features met een pitch van 22nm en goede prestaties. Behalve de logicpatronen wist het onderzoeksinstituut ook een structuur af te beelden die specifiek bedoeld is voor dram-chips.

V.l.n.r: logicmetaallijntjes met 19nm-pitch, 30nm-via's, 2d-features en de dram-structuur. Bron: imec

High-NA wordt de volgende generatie van ASML's euv-lithografietechniek. Deze nieuwe machines krijgen een grotere numerieke apertuur van 0,55 in plaats van 0,33. Dat maakt het mogelijk om kleinere features af te beelden en die dichter naast elkaar te zetten, waardoor chipfabrikanten kleinere transistors kunnen maken. De nieuwe machines hebben daardoor een limiet van 8nm voor de kleinst mogelijke 'feature size', wat overeenkomt met een pitch van 16nm. Bij de 'gewone' euv-machines liggen die limieten respectievelijk op 13 en 26nm.

De eerste high-NA-euv-testmachine.
Bron: ASML

De overstap naar high-NA moet voorkomen dat chipmakers multi-patterning moeten inzetten. Daarbij wordt een laag van de wafer meerdere keren blootgesteld aan euv-plasma om kleinere transistors mogelijk te maken. Dat maakt het productieproces echter ook duurder en verhoogt de kans op productiefouten.

ASML werkt al jaren aan high-NA-euv. De eerste testmachine werd eind vorig jaar geleverd aan Intel. In juni openden ASML en imec samen een high-NA-lab in Veldhoven, waar de twee bedrijven samen met chipmakers onderzoek kunnen doen naar het gebruik van high-NA in de praktijk. Naar verwachting begint ASML volgend jaar met het leveren van high-NA-machines voor massaproductie. ASML printte eerder al de eerste beelden met een 10nm-dichtheid, oftewel een 20nm-pitch, maar dat betroffen 'simpele' rechte lijntjes in plaats van complexere chipstructuren.

De afmetingen die hier worden genoemd, komen overigens niet overeen met de 'nanometers' die worden gebruikt om procedés van chipmakers als Intel, Samsung en TSMC aan te duiden. De daadwerkelijke afmetingen van de transistors wijken al langer af van de merknamen die chipmakers hanteren, zoals '3nm' of '2nm'. Tweakers publiceerde daarover in 2017 een achtergrondverhaal.

Terugkijken: een bezoek aan imec in België

Reacties (34)

[nzall]

Iets dat ik mis: hoe vertaalt die theoretische limiet van 16nm zich naar theoretische limiet van transistorgrootte? Bedoel daarmee de 1,8 nm waar ze nu blijkbaar mee bezig zijn.

[johnbetonschaar]

De limiet die in het artikel wordt genoemd gaat over de kleinste pitch (lijn-lijn afstand) die je kunt imagen als je simpele line-space patronen aan het printen bent. Deze limiet volgt direct uit de eigenschappen van de lens (NA) en golflengte van het licht dat gebruikt wordt, als je met dezelfde golflengte lijntjes zou willen printen die nog dichter bij elkaar liggen, dan zou het grating patroon er voor zorgen dat door diffractie het licht dat je door het masker stuurt simpelweg buiten de lens valt. Het is een beetje kort door de bocht om te zeggen dat dit een theoretische limiet is van het soort lijntjes dat je kan printen want via technieken als double/triple/quadruple patterning en slimme trucs met je belichting kan je wel degelijk een kleinere pitch halen, alleen niet in 1 stap.

Om een transistor maken heb je een hele berg stappen nodig, voor de modernste transistor types tientallen stappen waaronder meerdere exposures met verschillende maskers. Veel van de patronen op die maskers zijn daadwerkelijk simpele line-space structuren, die zijn namelijk het makkelijkst betrouwbaar te printen. Door verschillende line-space patronen en etch & depositie operaties te combineren bouw je de transistor op, en daarbij kun je allerhande features maken die veel kleiner zijn dan de minimale pitch tussen de lijntjes.

[Coolstart]

Intel zit zogezegd op een 1.8nm Pitch maar gebruik daarvoor de ouderen technieken . De 1.8nm is maar een node name. De echte pitch is groter --> 22nm.

Voor wie interesse heeft in de node name VS de echte pitch in nm dan is dit een goede afbeelding.

Bijvoorbeeld:
Node Metal Pitch van 42nm heeft een error van 10nm . De node name is 7nm.
Een Metal Pitch van 22nm heeft een error van 5,3. De node name is 3.
Intels 1.8 is vermoedelijk een 22nm pitch met een 5,3 error.

Nog wat over de resolutie:
High-NA EUV heeft een Numerical Aperture (NA) van 0.33 tot 0.55 NA. Intel gebruikt voor de 18A node of '1.8nm' node nog de oudere 0.33 NA en die is minder nauwkeurig. wel goedkoper.

Resolutie = (Limiterede constante X golflengte UEV) / ( NA) Dus hoe groter de NA, hoe kleiner de resolutie = beter in dit geval. High-NA EUV (Extreme Ultraviolet) = 13.5 nm. golflengte. En lager de golflengte hoe hoger de resolutie.

In deze test van Imec gaat het over single exposure. Je kan de resolutie opdrijven met multi exposure (meerdere keren belichten) maar de productietijd en foutmarge gaat omhoog = duurder.

Imec en AMSL moeten innoveren op de lichtbron in nm golflengte, de lenzen in NA opening, productietechnieken en vooral node design (finfet, GAA..) om die lekstromen te stoppen zodat de transistors efficiënter en stabieler worden onder wisselende spanning (Ghz).

[Reactie gewijzigd door Coolstart op 7 augustus 2024 16:19]

[Lethalshot]

De 1,8 nm van Intel is een marketing term en staat los van de daadwerkelijke afmeting van de transistor. Vroeger kwamen de nm benamingen en de transistor afmeting overeen, maar dat is al lang losgelaten. Nu is het meer een marketing term geworden, omdat in de beginjaren een kleine afmeting een betere transistor betekende. Omdat dit relatie zo ingeburgerd was, is die benaming blijven hangen.

[Mitchelllll]

Ik snap het niet meer. 7, 5 en 4 nm worden toch ook al geprint? Of zijn dat ook al ‘marketingnamen?’

[Lethalshot]

Ja dat zijn dus marketing namen. 45nm is het laatste process waarbij er nog daarwerkelijk scaling van de gate plaatsvond. Daarna zijn we ook overgestapt op andere type transtoren, zoals finFET. Deze stonden toe om betere prestaties te leveren en met minder effectief oppervlak. Echter de opbouw van een transistor werd vanaf dat punt zo anders dat de 'nm' aanduiding niet echt meer iets betekende.

In de beginjaren werd ook nog wel eens gesproken van "deze transistor (finFET bijv) presteert even goed als een planar FET (de originele) van afmeting xx nm". Echter is dit ook al niet meer correct, dus is het nu een pure marketingterm geworden.

Dit betekent niet dat de ontwikkeling al jaren stil staat. Integendeel, echter worden er nu op andere manieren verbeteringen gevonden om de techniek vooruit te helpen. Dit is echter vrij complex als je de details wilt snappen, dus daarom zijn ze bij de nm benaming gebleven. Een leuk stuk hierover kan je hier lezen.

[Sissors]

Enige aanvulling die ik heb is dat gate schaling nog wel een tijd langer is doorgegaan: Na 45nm heb je nog 40nm gehad (oké optische shrink), 32nm was redelijk een mislukking, maar 28nm is nog heel populair, en 22nm is opkomend. Dat zijn allemaal nog gewoon planaire technologieën, oftewel 'reguliere' transistoren. Daarna op 16nm werd het finfets.

[Blokmeister]

Ik wilde eigenlijk reageren om je te corrigeren, maar ik zat ernaast. Van wikipedia over finFETs: "Commercially produced chips at 22 nm and below have generally utilised FinFET gate designs (but planar processes do exist down to 18 nm, with 12 nm in development). Intel's tri-gate variant were announced at 22 nm in 2011 for its Ivy Bridge microarchitecture.[30] These devices shipped from 2012 onwards. From 2014 onwards, at 14 nm (or 16 nm) major foundries (TSMC, Samsung, GlobalFoundries) utilised FinFET designs. "

Sommige chipbakkers gebruiken dus vaker gewone FETs, maar sommigen gebruiken al sneller finFETs.

[Mitchelllll]

Bedankt! Wat jammer zeg. Het wordt zo onduidelijk nu. Liever de dye en nm benoemen. Zoals 14 nm gaafet ofzo. Toch jammer dat marketing dat zomaar mag. Het is toch een stukje misleiding. Net zoals bv een zak chips waar ‘duurzaam’ op staat.

[Hatseflats]

Tot zoverre het PR verhaal.

Het verkoopt natuurlijk een stukje lastiger om te vertellen dat de nieuwe chip eigenlijk niet kleiner is qua transistors, maar er optimalisaties plaatsvinden, waardoor de transistor grootte nog steeds hetzelfde is vanwege quantum tunneling e.d. effecten, mochten ze het kleiner maken.

[Reactie gewijzigd door Hatseflats op 7 augustus 2024 14:27]

[AverageNL]

Zoals anderen al opmerkten, zijn de 'nanometers' die chipmakers benoemen eigenlijk vooral marketingtermen om verbetering aan te duiden. Ik heb daarover nog een alinea toegevoegd aan de tekst met een relevant linkje

[johnbetonschaar]

Op zich een prima toevoeging, maar daarmee wekt het artikel nu wel de indruk dat een specificatie als 'minimum line pitch' die in het artikel wordt genoemd ook maar een marketing term is, en dat is dus niet het geval, het is daadwerkelijk een theoretische limitatie van het optisch systeem van deze machines. Er had beter een opmerking onder gezet kunnen worden dat 'minimum line pitch' niet hetzelfde is als 'minimum feature size' en dus helemaal niks zegt over hoe klein/dun de uiteindelijke structuren op je wafer kunnen worden, dat is namelijk van 1001 andere dingen afhankelijk.

[AverageNL]

Misschien begrijp ik je comment verkeerd, maar mijns inziens staat in de toevoeging alleen beschreven dat specifiek de nodenaamgevingen van chipmakers (denk aan 3nm, etc.) niet overeenkomen met fysieke afmetingen binnen de transistor. Machines hebben uiteraard optische limieten (minimale feature size van 8nm bij high-NA), maar dat is nog steeds groter dan de '1,4nm'-procedés waarvoor die machines gebruikt gaan worden

Edit: ik heb een paar voorbeelden van nodenaamgevingen genoemd in de tekst, en zal straks nog wat verder bijschaven

[Reactie gewijzigd door AverageNL op 7 augustus 2024 14:59]

[johnbetonschaar]

De vraag van @nzall is 'hoe verhoudt de genoemde minimum pitch van 16 nm zich tot transistor feature sizes'. Het antwoord daarop is niet 'node names die fabrikanten gebruiken zijn slechts marketing naampjes' (ondanks dat dat waar is), maar 'minimum feature size is niet hetzelfde als minimum pitch'

Edit: nog een toevoeging hierop:

Machines hebben uiteraard optische limieten (minimale feature size van 8nm bij high-NA), maar dat is nog steeds groter dan de '1,4nm'-procedés waarvoor die machines gebruikt gaan worden

Ook dit is te kort door de bocht, de '8nm minimum feature size' (ik weet niet wat dit precies zou moeten zijn, of dit klopt, of waar het vandaan komt) zou dan alleen betrekking hebben op een aspect van de litho tool, en zegt nog steeds niks over minimale feature sizes van structuren gemaakt op een bepaalde process node. In moderne transistor types als FinFET, nanosheet etc zijn bepaalde kritische dimensies volledig bepaald door etch en depositie stappen en niet door litho. Een getal als '1.8nm' alsof het over de gate-length gaat of wat dan ook (zoals vroeger het geval was) is onzin, maar het kan nog steeds prima zo zijn dat bepaalde kritische dimensies van de structuren in die orde grootte zouden kunnen liggen.

[Reactie gewijzigd door johnbetonschaar op 7 augustus 2024 15:18]

[AverageNL]

Oh, excuus! Goed punt, dat is goed om te vermelden. Ik heb de feature sizes (in vergelijking met de pitches) nu ook toegevoegd aan de vierde alinea

Edit: die 8nm als minimale feature size slaat overigens op de kleinst mogelijke kritieke dimensie die geprint kan worden in een enkele belichting, en die informatie komt direct bij ASML vandaan @johnbetonschaar:

To reduce the size of the smallest feature that can be printed, known as the critical dimension (CD), there are two main knobs we can turn: the wavelength of light, λ, and the numerical aperture, NA.

The new [High-NA] platform, known as EXE, offers chipmakers a CD of 8 nm.

Bron: https://www.asml.com/en/news/stories/2024/5-things-high-na-euv

[Reactie gewijzigd door AverageNL op 7 augustus 2024 15:50]

[Blokmeister]

Misschien goed om te zeggen dat dit getal gebaseerd is op de half-pitch. De kritische dimensie is fundamenteel niet begrensd. De kleinste pitch (dus de afstand tussen het begin van één lijn en het begin van de volgende lijn) wel. De spec van high-NA is hier 16. Voor simpliciteit wordt altijd gesteld dat CD=p/2, maar dat is ook maar een definitie.

In theorie zou de tool prima een CD van een halve nanometer kunnen printen, maar dan met een belabberd contrast en geen enkele resist die dat op kan lossen. In de praktijk heb je daar dus niets aan, en zou je eerder een CD van pitch/2 gebruiken.

[PearlChoco]

Als complete leek vraag ik me af: er worden ondertussen toch al 7 en 5 nm nodes gebruikt, waarom is deze 20 nm technologie dan zo vernieuwend? Ik vermoed dat ik appels met peren vergelijk?

Edit: en 3 nm nodes

[Reactie gewijzigd door PearlChoco op 7 augustus 2024 14:18]

[AmbroosV]

Van Wikipedia, over 3nm bvb:

The term "3 nanometer" has no direct relation to any actual physical feature (such as gate length, metal pitch or gate pitch) of the transistors. According to the projections contained in the 2021 update of the International Roadmap for Devices and Systems published by IEEE Standards Association Industry Connection, a "3 nm" node is expected to have a contacted gate pitch of 48 nanometers, and a tightest metal pitch of 24 nanometers.

Het zijn dus helaas marketingtermen geworden die nauwelijks nog aan de effectieve pitch gerelateerd zijn. Deze generatie machines van ASLM is effectief een stap kleiner dan nu mogelijk is (ongeacht de fabrikant).

[Lethalshot]

Zie ook mijn reactie bij nzall, de daadwerkelijke transistoren zijn veel groter dan de benaming doet vermoeden. Voor TSMC bijvoorbeeld zijn dit de echte getallen (bron):

Node name - Gate pitch - Metal pitch
"5 nm" -------- 51 nm ----- 30 nm
"3 nm" -------- 48 nm ----- 24 nm
"2 nm" -------- 45 nm ----- 20 nm
"1 nm"-------- 40 nm ----- 16 nm


Zo zie je dat pas bij de 2 nm node TSMC de 20 nm afmeting gaat halen op de metal pitch, en bij 1nm node pas het High NA limiet van 16nm. Met high NA kunnen ze deze afmetingen met 1 keer belichten scherp krijgen. Een grote winst voor de doorvoersnelheid van wafers.

Met de EUV machines moeten ze meerder keren belichten, heel simpel gezegd, je belicht keer 1 net iets boven het lijntje, keer 2 net iets onder het lijntje. Alleen op de plek waar de lijntjes overlappen is voldoende licht gevallen om te ontwikkelen. Gevolg, je moet 2 keer belichten, plus complicaties, want alles moet elke keer goed uitlijnen, en je masker is nooit zo mooi scherp als bij 1 keer belichten, wat kan lijden tot een lagere yield.

[Reactie gewijzigd door Lethalshot op 7 augustus 2024 14:32]

[Anoniem: 80910]

Citaat: De theoretische limiet bij high-NA ligt op 16nm, terwijl dat bij de huidige euv-machines op 26nm ligt.

[Majestici]

Dat beschrijft de kleinste feature die mogelijk is.

[the_stickie]

Ten eerste omdat de benamingen van die nodes al lang niet meer overeenstemmen met afmetingen.
Ten tweede omdat met multipatterning, meerdere belichtingen, kleinere componenten mogelijk maakt.
Ten derde hangt het er maar vanaf wat je meet. De genoemde pitch is niet de afmeting van een transistor of gate, bijvoorbeeld.

[yevgeny]

Een japanse professor heeft onlangs een simpeler EUV systeem ontworpen met twee ipv zes spiegels zoals asml nu toepast. Wanneer dit goed genoeg werkt kan het de prijs van een EUV machine halveren.

Voor de liefhebbers
https://www.oist.jp/news-...iency-and-reduces-capital

[Reactie gewijzigd door yevgeny op 7 augustus 2024 15:07]

[Blokmeister]

Wel interessant, maar het is niet zo heel bijzonder https://bits-chips.nl/art...p-unlikely-to-make-waves/.

[Marctraider]

Ik vraag me af hoe dit er visueel uit ziet als de temperatuur richting de 100c gaat.(beetje werk temp limiet van een chip)

Begint dit dan te vervormen? Het gaat hier nog maar om tientallen atomen per structure.

Hoe werkt op deze schaal slijtage icm. extreme situaties?

[Reactie gewijzigd door Marctraider op 7 augustus 2024 15:14]

[Blokmeister]

Nee, dat kan prima. Dit zijn volgens mij structuren in resist, dus inspectie na ontwikkeling. Echte chips werken met metaallagen op elkaar. Die kunnen wel tegen een beetje temperatuur.

Edit: in resist hier is natuurlijk een tweede. Dat kan waarschijnlijk minder goed tegen temperatuurschommelingen, maar dat is ook niet de bedoeling.

[Reactie gewijzigd door Blokmeister op 7 augustus 2024 20:16]

[Apocalypsy]

Toch wel knap staaltje top-technologie van de Lage Landen waar we trots op mogen zijn!

[Salvatron]

kunnen ze niet beter zeggen hoeveel transistors er gaan op een vierkante millimeter of zo? Omdat die nanometers flauwekul-aanduidingen zijn

[Blokmeister]

Dat gaat niet. Op dezelfde wijze als er niet op een vaatwasser staat voor hoeveel dagen vaat erin past. Dat hangt heel erg af van wat voor vaat je hebt en hoe goed je de vaatwasser in kan pakken.

Een voorbeeld: meestal maak je een finFET met twee of drie fins. Maar je zou ze in principe ook met één of twee kunnen maken als dat genoeg is voor je toepassing, of je je proces goed genoeg onder controle hebt. Op dezelfde wijze als je je routing beter kan doen, kan je je transistors dichter tegen elkaar tetrissen.

Verder kan je echt superkleine structuren afbeelden, maar hoe kleiner je structuren, hoe slechter je contrast. Dan moet je resist en de rest van het proces voldoend oplossend vermogen hebben om om te gaan met dat lagere contrast.

[natural colour]

Quote:
'Deze nieuwe euv-machines moeten volgend jaar beschikbaar komen voor massaproductie.'
"Massaproducte"; ze worden bij duizenden aan de lopende band gemaakt:+

[Reactie gewijzigd door natural colour op 7 augustus 2024 18:21]

[MoominPapa]

Net gelezen op TechPowerup, Japanners hebben een doorbraak op een goedkopere manier van EUV produceren. 1/10 van stroomverbruik (100KW ipv 1MW laser) en totale kostprijs zou 1/3 van de prijs van een ASML machine zijn.

Wellicht ook iets voor deze Tweakers journalist om eens over te schrijven. En indien het allemaal ook klopt kan ASML zijn borst wel natmaken.

https://www.techpowerup.c...costs-of-chip-development

[Blokmeister]

Gaat niet werken en is ook niet zo heel bijzonder. https://bits-chips.nl/art...p-unlikely-to-make-waves/.

[CivLord]

Een chipmachine is meer dan enkel de lichtbron (al is die laatste wel belangrijk natuurlijk).
Wanneer die nieuwe manier werkelijk revolutionair is, zal ASML dat meenemen in een volgende generatie, terwijl anderen nog bezig zijn met een voor hen geheel nieuwe technologie een werkende machine te maken.

[Blokmeister]

Gaaf om te zien! Jammer dat er geen scale bar bij staat, maar goed om te beseffen dat die random via's echt moeilijke patronen zijn om te printen. Het zijn 2D structuren waarbij je soms erg grote afstand hebt tussen erg kleine gaatjes, en ze soms heel dicht tegen elkaar aan zitten. Dat zijn heel veel verschillende scenario's die allemaal tegelijkertijd te printen moeten zijn. Bij de allereerste lagen van je chip zitten ze ook nog eens heel dicht bij elkaar. Als je dat op een processor doet, dan kan één mislukt gaatje ervoor zorgen dat je hele processor niet meer werkt. Dat terwijl je zo over de honderd miljard gaatjes op één chip hebt. Je moet dus een failure rate hebben van onder de 10^-12, echt te bizar om voor te stellen!