Het nattevingerwerk van nanometers

Met kleinere chips komen kopzorgen

Grote gevolgen voor nanoproblemen

We schrijven bij Tweakers vaak over de productieprocedés van chips. Voor de geïnteresseerde lezer zijn dit wellicht interessante artikelen, maar voor de leek zijn ze soms lastig te duiden. Consumenten zijn er aan gewend geraakt dat hun computers en smartphones elk jaar sneller en zuiniger worden en de achterliggende redenen boeit veel van hen niet zo. Toch zijn er ontwikkelingen gaande op chipproductieniveau die alle consumenten van pc's, tablets en smartphones raken en die te herleiden zijn tot de problemen om op steeds kleinere schaal chips te maken.

Over het ontstaan van die problemen hebben we al eerder achtergronden gepubliceerd, onder andere Is de wet van Moore dood?, De race naar 7nm en kleiner en Hoe worden chips gemaakt?. In die artikelen hebben we het regelmatig over nodes met een nanometer-indicatie, om de stand van de chipproductie aan te duiden. Maar wat betekent dat nu? Waar komt de 14nm van Intels chipproductie vandaan, en wat betekent het dat Samsung de overgang naar 10nm maakt?

Wat is een node?

In het algemeen zegt de hoeveelheid nanometer iets over de kleinste nog definieerbare structuren op het chipoppervlak, maar fabrikanten publiceren wel heel specifieke hoeveelheden nanometers. Dat lijkt er op te wijzen dat er een soort standaard is om de afmetingen van die structuren te meten. Dat ligt wat gecompliceerder, maar er zijn wel afspraken gemaakt. De aanduidingen zijn afkomstig van de ITRS, de International Technology Roadmap for Semiconductors.

Om de paar jaar stellen experts op het gebied van halfgeleidertechnologie die roadmap op en geven daarbij een overzicht van de stand van zaken rond de chipproductie en een voorspelling voor de daaropvolgende vijftien jaar. Het gaat dan om deskundigen uit de VS, Europa, Japan, Korea en Taiwan, van onder andere de grote chipbedrijven als Intel en TSMC, en van machinemakers als ASML en Nikon. Het meest in het oog springende onderdeel van de roadmap is de labeling van de nodes. Aan de ITRS hebben we dus de aanduidingen 45nm, 32nm, 22nm, 14nm, enzovoorts te danken.

Die labels komen niet uit de lucht vallen. Althans, in het verleden was die labeling direct gerelateerd aan het kleinste onderdeel van een chip: de transistor oftewel de mosfet. De eerste roadmap van de halfgeleiderindustrie verscheen begin jaren negentig. In die tijd zagen de chipbedrijven al dat de ontwikkeltijd voor processors enorm zou verkorten, wat de noodzaak voor coördinatie en het delen van kennis van de laatste technieken deed toenemen.

Op de eerste roadmap staat de feature size als belangrijkste eigenschap en voor dram, want om die chips ging het, was die in 1992 0,5 micrometer. Die lengte is gebaseerd op de gate van de transistor. Elke transistor heeft een source, een drain en een gate. Door spanning aan te brengen op de gate, vloeien de elektronen van de source naar de drain. De lengte van de gate heeft invloed op de snelheid van het schakelen van de transistor en chipfabrikanten proberen dan ook de gate zo kort mogelijk te maken.

Begin jaren negentig was er een hechte relatie tussen de gatelengte en de pitch. De pitch is de afstand tussen de metalen contactlijnen, of interconnects, waardoor de elektronen stromen en die aan weerszijden van de transistors zitten. In de praktijk gebruikt de industrie de helft daarvan als meeteenheid, de half-pitch. Voor geheugen is die afstand belangrijk want hoe kleiner de pitch, hoe meer bits er op een chip gepropt kunnen worden. Geheugenfabrikanten richten zich dus voornamelijk op het verkleinen van de half-pitch, terwijl voor logic-chips, oftewel processors, het terugbrengen van de gatelengte het belangrijkste is.

Daarmee zijn er al twee waardes die als basis kunnen dienen voor nodes, maar de relatie tussen de twee zorgde voor een probleem. Naarmate de transistors kleiner werden, was er steeds minder overeenstemming over hoe de lengte van de gate bepaald moest worden. Moest de lengte van de ontwerpen, de gemeten waarde of de effectieve afstand als basis dienen?

Het gevolg was dat de waardes tussen half-pitch en gatelengte steeds verder uit elkaar kwam te liggen en chipfabrikanten elk hun eigen definities over de lengtes aanhielden. De relatie tussen de node zoals de experts van de ITRS die vaststelden, en de half-pitch- en gatelengte op de roadmap werd steeds diffuser. Kijk maar eens naar de waardes die de deskundigen gebruikten.

Jaar	Node (nm)	Half-pitch (nm)	Gatelengte (nm)
2009a	32	52	29
2007a	45	68	38
2005b	65	90	32
2004b	90	90	37
2003b	100	100	45
2001c	130	150	65
1999c	180	230	140
1997d	250	250	200
1995d	350	350	350
1992d	500	500	500

a: ITRS 2008, b: ITRS 2006, c: ITRS 2001, d: ITRS 1997, bron: IEEE Spectrum

En vergelijk die met de cijfers van bijvoorbeeld Intel. De roadmaps van andere fabrikanten lieten eenzelfde discrepantie zien, waarmee de vraag ontstond wat een 'node' eigenlijk nog was.

Intel's logic roadmap
Jaar	Node (nm)	Half-Pitch (nm)	Gate-lengte (nm)
2009	32	~52	~15
2007	45	~75	<25
2005	65	105	<35
2003	90	110	<50

De ITRS vroeg zich hetzelfde af en besloot daarom in de 2005-editie te stoppen met de term. "De flinke verwarring met betrekking tot de ITRS-definitie van een node zie je terug in veel persberichten en andere documenten die naar 'node-acceleratie' verwijzen, gebaseerd op andere, veelal, ongedefinieerde criteria", stond in de ITRS 2005. De node-aanduidingen waren dus in handen gekomen van de marketingafdelingen. En die lieten ze niet meer los, want na het besluit ermee te stoppen, keerden ze in de ITRS 2009 alweer terug. De industrie kon niet zonder een enkele aanduiding waaronder alle technologische vorderingen geschaard konden worden.

Dat betekent niet dat de onduidelijkheid over wat nu precies een 22nm- of 14nm-procedé is, verdwenen was, in tegendeel. Door de komst van finfets is er nog een extra eigenschap bijgekomen waarvan de grootte van groot belang is. De finfet-transistors worden ook wel 3d-transistors genoemd. Ze ontlenen hun naam aan de vorm; een vin tussen source en drain wordt door een gate aan drie kanten omsloten en vormt een dubbele gate. Bij de ITRS 2013 verscheen een Overall Roadmap Technology Characteristics-tabel waarin ook de halfpitch-waarde en breedte van de finfets meegenomen werd.

Daarmee houdt het nog niet op want er zijn nog andere afmetingen op de nanoschaal die volgens deskundigen als maatstaf gebruikt kunnen worden, zoals die van 6T sram-cellen of die van logic cellen. De omvang van de 6T sram-cellen is gebaseerd op het oppervlak van de bitcellen van static random-access memory, bestaande uit zes transistors. De caches van processors bestaan uit dit statische ram. De omvang van logic-cellen is gebaseerd op de lengte en breedte van finfet-transistors. Dit gebruikte Intel bijvoorbeeld onlangs bij een claim dat het bedrijf met deze oppervlakte nog steeds een voorsprong van drie jaar heeft op zijn concurrenten. De 10nm-node waar Samsung en TSMC dit jaar mee komen, zou wat logiccell-oppervlak betreft gelijk zijn aan Intels 14nm-procedé. TSMC beweerde in het verleden dat de nodes bij 10nm juist samen zouden komen.

De ene node is de andere niet

Het is duidelijk dat de basis van de nodes zoals experts die vaststellen nogal wankel is. Hoe zit het dan bij de fabrikanten? Op dit moment worden Intels processors op 14nm geproduceerd en TSMC zit op een 16nm-node voor bijvoorbeeld Apples A9/A10-soc van de iPhones. TSMC is de 10nm-productie inmiddels gestart. Samsung is eveneens begonnen met de 10nm-productie van zijn Exynos-socs en de Qualcomm Snapdragon 835, beide voor de Galaxy S8.

Over de 10nm-productie is nog niet veel bekend, maar fabrikanten gaven eerder wel details over hun 22/16/14nm-nodes, waardoor die procedés naast elkaar te zetten zijn. Bij Samsung ging het daarbij om de eerste 14nm-generatie, 14LPE of Low Power Early. Vorig jaar volgde het bedrijf met een tweede generatie, Low Power Plus, waarmee bijvoorbeeld de Snapdragon 820 geproduceerd werd. GlobalFoundries werkt met Samsung samen aan het 14nm-productieproces, waarmee die fabrikant bijvoorbeeld de Ryzen-processors maakt.

Eigen cijfers van fabrikanten
Feature	Intel 22nm	Intel 14nm	TSMC 16nm FF	Samsung 14nm LPE
Fin-pitch	60nm	42nm	48nm	48nm
Gate-pitch	90nm	70nm	90nm	84nm
Interconnect-pitch	80nm	53nm	64nm	64nm
6T sram cell-oppervlak	0,1080µm2	0,0588µm2	0,0700µm2	0,0645µm2

Bron: analist Patrick Moorehead/Intel/TSMC/Samsung

Te zien is dat er grote verschillen zijn tussen de nodes, hoewel de naamgeving lijkt te suggereren dat ze hetzelfde zijn, danwel dicht bij elkaar liggen. Nu is het altijd gevaarlijk af te gaan op claims van fabrikanten zelf. Gelukkig heeft TechInsights metingen verricht bij de Intel 14nm 5Y70, Samsung 14nm Exynos 7 7420, en TSMC 16nm Apple A9.

Metingen door TechInsights/Chipworks
Feature	Intel 14 nm	TSMC 16 nm FF	Samsung 14 nm LPE
Fin-pitch	42nm	45nm	48nm
Gate-lengte	~24nm	~33nm	~30nm
Contacted gate pitch	70nm	88nm	78nm
Interconnect-pitch	52nm	70nm	67nm
6T sram cell-oppervlak	0,059µm2	0,074µm2	0,080µm2

Bron: TechInsights (volgens Intel is de gatelengte bij 14nm 20nm en was deze bij 22nm 26nm)

Hierbij komen opnieuw de verschillen naar voren. De conclusie is dat de nodes van de fabrikanten niet met elkaar te vergelijken zijn. Dat zal later dit jaar en volgend jaar zeker iets zijn om rekening mee te houden, als Intel, Samsung en TSMC allemaal op een geclaimde 10 nanometer produceren. Global Foundries, dat de AMD- en Radeon-chips maakt, slaat 10nm over en wil volgend jaar op 7nm overstappen.

Om een einde aan de onduidelijkheid te maken lijkt ASML een formule te hanteren op basis van de verhouding tussen contact poly half pitch, of cphp, en minimum metal half pitch, of mmhp. Die formule luidt "standaardnode is = 0.14 x ((cphp x mmhp)^0.67)". Hoewel deze formule een aantal waardes buiten beschouwing laat, zoals de omvang van de sram-cell, is het een tool om een realistische inschatting van de verschillende nodes van fabrikanten te krijgen en de marketing buiten beschouwing te laten.

Als de formule toegepast wordt op de voorspelde waardes van de nodes van fabrikanten, wat dus speculatie is, komt naar voren dat Intel nog een voorsprong heeft, maar deze in 2018 lijkt te verliezen.

Bron van speculatiecijfers: ICKnowledge, bron van grafiek: Business Quant

Als er zoveel onduidelijk is hoe een node gedefinieerd moet worden, waarop baseren chipfabrikanten dan hun besluit dat er overgestapt is op een nieuwe node? Over het algemeen wordt een lineaire schaalverkleining van 0,7x voor de belangrijkste features als maatstaf gehouden om van een nieuwe node te kunnen spreken. Dit zorgt grofweg voor een verdubbeling van de transistordichtheid bij de overstap naar een nieuwe node. De geschiedenis leert dat Intel zich het nauwkeurigst aan die lijn gehouden heeft. Bovenstaande tabellen tonen dat concurrenten ergens gedurende het pad de afgelopen jaren afgeweken zijn van die strakke lijn.

Als je de node-naam buiten beschouwing laat, maar naar de afzonderlijke waardes voor schaalverkleining kijkt, laat Intel nog altijd een voorsprong zien met zijn chipproductie. Maar duidelijk is wel dat Samsung, GlobalFoundries en TSMC met een flinke inhaalslag bezig zijn. Verwonderlijk is dat niet. De Wet van Moore is immers een economische wet; het aantal componenten dat tegen de laagste prijs geproduceerd kan worden, zou elk jaar verdubbelen.

Maar om de transistordichtheid verder toe te laten nemen zijn steeds hogere investeringen nodig. TSMC met Apple als klant en Samsung die de chips voor zijn Galaxy-lijn en voor Qualcomm maakt, kunnen die investeringen makkelijk verantwoorden: de vraag naar mobiele socs is enorm. Voor Intel, die het deels van de kwakkelende pc-markt moet hebben, is dat een ander verhaal.

Bovendien staat de optimale verhouding tussen dichtheid en yields, het aantal correct functionerende chips, onder druk. Om op steeds kleinere schaal te kunnen produceren, moeten fabrikanten overgaan tot multiple patterning, zoals triple of quadruple patterning. Ze moeten wafers meerdere keren belichten wat extra tijd, en dus geld, kost. Daarnaast moeten ze meerdere dure maskers maken en moeten die maskers tot op de nanometer op elkaar afgesteld zijn om overlayproblemen te voorkomen.

Nieuwe smartphone, oude processor

Het is gezien alle haken en ogen geen wonder dat fabrikanten langer bij dezelfde nodes blijven. Intel hield altijd een jaarlijkse cadans aan waarbij de ene generatie chips op een nieuwe architectuur gebaseerd werd, gevolgd door een generatie op een kleinere node. In 2015 maakte Intel bekend dat deze strategie niet standhield. Het bedrijf ruilde de tick-tock-strategie in voor een 'process-architecture-optimization'-variant van drie stappen.

Bij die optimalisatie-stap worden dus wel verbeteringen bij de chipproductie doorgevoerd, maar die zijn niet van dien aard, dat Intel van een nieuwe node durft te spreken. Met andere woorden, er is geen sprake van de lineaire schaalverkleining van 0,7x voor de belangrijkste features waar de chipgigant naar streeft.

Maar ook met de overgang van een driestappenplan was het niet gedaan. Vorige maand moest Intel toegeven dat de komende generatie Intel-chips voor de desktop, met codenaam Coffee Lake, nog steeds op 14nm geproduceerd gaan worden. Opnieuw tweakt Intel dus zijn 14nm-procedé, waarmee er nu sprake is van een 'process-architecture-optimization-optimization'-stappenplan. Het houdt in dat straks Broadwell, Skylake, Kaby Lake en Coffee Lake op deze node zijn gemaakt. In de praktijk kunnen kopers van desktopchips alsnog een prestatiewinst van 15 procent tegemoet zien, claimt Intel, maar de fabrikant moet zich in vele bochten manoeuvreren om dit te bereiken, in tegenstelling tot bij een klassieke die shrink. De vraag is bijvoorbeeld of ook het verbruik omlaag gaat.

Eind dit jaar komen wel de eerste 10nm-chips van Intel, de Cannon Lake-chips voor laptops, maar de yields op 10nm zijn blijkbaar onvoldoende voor een overstap met alle Core-chips. Bij de 10nm-node keert Intel niet terug naar zijn tick-tock-cadans; het bedrijf heeft al bevestigd dat er drie 10nm-generaties komen. Bij de derde 10nm-generatie en de uiteindelijke overstap naar 7nm, zullen consumentenprocessors bovendien niet als eerste overgaan.

Intel gaat een 'datacenter first'-strategie hanteren en chips voor die markt zullen als eerste op een nieuw procedé gemaakt worden. Het bedrijf levert inmiddels genoeg datacenterprocessors om dit te rechtvaardigen en kan tegen die tijd grote complexe Xeon-dies in delen vervaardigen omdat dankzij emib, of embedded multi-die interconnect bridge, die delen efficiënt met elkaar verbonden kunnen worden. De reden dat pc-chips niet meer als eerste op een nieuwe node gemaakt worden is duidelijk: daar zit de groei niet meer.

Niet alleen Intel hanteert meerdere generaties van een node. Samsung doet dat bijvoorbeeld ook. De Exynos-socs van de Samsung Galaxy S6 en S7 werden achtereenvolgens op het 14LPE- en 14LPP-procedé gemaakt. Daarbij staat de laatste 'E' voor early en de 'P' respectievelijk voor performance. De derde generatie, 14LPC, wordt voor goedkopere socs en internet-of-things-apparaten ingezet en de vierde 14nm-productie, 14LPU, moet de prestaties van die chips bij gelijk verbruik verbeteren.

Samsung is nu bezig de Exynos 9 Series 8895-soc voor de Galaxy S8 en de Snapdragon 835 op een 10LPE-procedé te maken, waarbij het bedrijf gebruikmaakt van een triple-patterninglithografietechniek. Opnieuw zal die generatie opgevolgd worden door geoptimaliseerde 10nm-nodes, de 10LPP- en 10LPU-varianten die eind volgend jaar moeten verschijnen.

TSMC is eveneens begonnen op 10nm te produceren. In eerste instantie gaat het om de Helio X30-soc van MediaTek, die in de tweede helft van volgend jaar in smartphones te vinden moet zijn. Later in het jaar gaat TSMC de productie voor de, vermoedelijk A11 geheten, socs voor de volgende iPhone starten.

Er zijn al maanden berichten dat het met die productie bij zowel Samsung als TSMC niet zo soepel verloopt en er zijn nu aanwijzingen dat de yields inderdaad niet goed zijn. Zo kondigde Qualcomm zijn 10nm-soc Snapdragon 835 weliswaar in januari al aan, maar op het Mobile World Congress in februari, werden er maar weinig smartphones met de processor aangekondigd.

Zo zijn enkele topmodellen van fabrikanten, zoals de LG G6 en de HTC U Ultra, met een Snapdragon 821 uitgerust, Qualcomms soc van vorig jaar. Een topman van HTC zei eind januari dat het 'nog maanden' ging duren voordat er smartphones met de Snapdragon 835 gingen verschijnen, daarmee geruchten voedend dat Samsung zichzelf voorrang geeft en er blijkbaar niet genoeg voor andere fabrikanten kan maken.

De Taiwanese site Digitimes bracht eind december het gerucht dat de yields bij Samsung tegenvielen en begin maart herhaalde de site dit. Samsung zou zelfs de introductie van de Galaxy S8 uitgesteld hebben om deze reden. Samsung presenteert de Galaxy S8 op 29 maart tijdens een evenement in New York maar niet bekend is wanneer de smartphone beschikbaar komt.

Digitimes noemde in zijn bericht over slechte yields eveneens TSMC, dat ontkende problemen te ondervinden. MediaTek stelde onlangs echter onomwonden dat zijn Helio X30 maanden vertraging opliep door de tegenvallende productie bij TSMC. De soc had MediaTeks debuut op de markt voor high-end-chips moeten vormen, maar alleen Meizu lijkt nog interesse te hebben. Naar verluidt zou ook Huawei's HiSilicon de Kirin 970 op 10nm bij TSMC laten maken en in het eerste kwartaal van 2017 aankondigen, maar na geruchten hierover eind december is hier niets meer van vernomen. De P10 bevat in ieder geval nog de Kirin 960.

Smachten naar euv

Het beeld ontstaat zo dat steeds onduidelijker is wat een node is, dat het overstappen op nieuwe nodes steeds lastiger wordt en dat fabrikanten elk hun eigen definities hanteren, al dan niet uit marketingoverwegingen. Die onduidelijkheid is er op een moment dat de halfgeleidermarkt zich in een cruciale fase bevindt.

De weg naar 7nm en 5nm bevat veel hobbels en risico's. Als het langdurig vasthouden aan 14nm en 10nm door Intel en de vermeende yieldproblemen bij Samsung en TSMC voor 10nm een indicatie zijn, gaan we nog een interessante tijd tegemoet. De eerste gevolgen zijn nu al zichtbaar. Intels komende desktopprocessors worden voor de vierde keer op 14nm gebakken en LG en HTC beschikken voor hun laatste high-end smartphones niet over de nieuwste generatie Snapdragon-soc.

Het is speculeren of deze trend zich voortzet. Krijgen Apple en Samsung voorrang bij nieuwe processors en moet de rest geduldig afwachten voor de opbrengst van goed werkende chips op peil is? Nieuwkomers als Huawei en Xiaomi produceren ook eigen processors, maar kunnen zij het zich straks permitteren naar nieuwe nodes over te stappen bij de stijgende kosten? Gaan in de toekomst de nodes veel meer door elkaar lopen, zoals bij Intel gaat gebeuren met 14nm en 10nm?

Helemaal interessant wordt het als de verkoop van high-end smartphones gaat afzwakken of dalen. Uit de Wet van Moore volgt dan wel dat de kosten per transistor nog even dalen, maar wat als de opbrengsten sneller dalen? De roadmaps van chipfabrikanten houden hier geen rekening mee. TSMC, Samsung, GlobaFoundries en Intel investeren enorm in 7nm- en 5nm-fabrieken.

Om het spook van dure en complexe quadruple of quintuple patterning te verjagen is euv nodig, liet ASML-directeur Peter Wennink eerder weten. Als alles meezit kan die lithografietechnologie eind 2018, begin 2019 ingezet worden voor massaproductie. Intel, Samsung en TSMC hopen de techniek voor hun 7nm-nodes in te kunnen zetten, GlobalFoundries houdt het bij implementatie op 5nm. Ongeacht of je tegen die tijd überhaupt nog over nodes kunt of zou moeten spreken: voor de fabrikanten kan euv waarschijnlijk niet snel genoeg komen.

Reacties (83)

[Tijgertje]

Wat ik mij nou altijd afgevraagd heb over computer CPU's, waarom zulke kleine chips? Dan bedoel ik niet de nodes, maar de processor zelf. Er is ruimte zat als je kijkt naar 95% van alle PC's, maar toch blijft die CPU zo klein.

[vanaalten]

CPU's, chips algemeen, worden geproduceerd op een silicium wafer. Er passen 'x' chips op een wafer, een wafer verwerken van 'kaal' tot aan 'x CPUs' kost een bepaalde hoeveelheid tijd - en tijd is geld.

Dus passen er meer chips op een wafer, dan is de prijs per chip kleiner. Dus, het loont om een CPU klein te maken.

Er zijn nog veel meer aspecten die hier een rol in spelen: nieuwere technologieën zijn duurder, dus prijs per wafer gaat omhoog, maar tot nu toe was bovenstaande simpele versie goed genoeg. Wellicht dat in de toekomst een grotere chip in oude technologie goedkoper is dan dezelfde functie als kleinere chip in een nieuwe technologie - maar da's nu over het algemeen nog niet het geval.

[Menesis]

Hoe zit het dan met bijv een 12 core XEON: is die dan groter dan een doorsnee i7 en daarom dus duurder, of is er een andere reden dat die duurder is (ervanuitgaande dat de kostprijs inderdaad hoger is en dat ij daarom duurder is)

[gjmi]

Ja, een 12 core XEON is groter dan een doorsnee i7. Het heeft veel meer transistoren en dus ook veel meer ruimte nodig.

Hij is duurder omdat hij meer transistoren heeft. Maar ook omdat de yield afneemt bij chips met meer transistoren. Meer transistoren betekend meer kans dat er transistoren kapot zijn, en dan zal het percentage goede chips kleiner zijn.
Als je minder goede chips hebt en die weg moet doen, telt dat mee in de prijs van de goede chips.

Simpel voorbeeld (!)
Stel dat gemiddeld 1 op de 100.000 transistoren niet goed is.
Heb je chips van 10.000 transistoren dan heeft 1 van de 10 chips een foute transistor en is de rest perfect. yield is 90% en de productiekosten van 10 chips worden over de 9 goede verdeeld.

Heb je chips van 50.000 transistoren, dan heeft 5 van de 10 chips een foute transistor en hou je 5 goede over. Dan heb je een yield van 50% en worden de kosten van 10 chips over 5 verdeeld.

je zou zeggen dat 5x zoveel transistoren het dan 5x zo duur is. maar als je rekening houd dat je meer uitval hebt met grotere chips:
10.000 transistoren * (10/9) = 11.1111
50.000 transistoren * (10/5) = 100.000
Dus in dit simpele(!) voorbeeld zijn de chips die 5 keer zoveel transistoren hebben 9 keer zo duur.

Ontwerpers houden hier rekening mee en kunnen delen van de chip uitschakelen en het als een minder krachtige chip voor een mindere prijs verkopen. Dan hoef je chips die niet perfect zijn niet weg te gooien en kun je de kosten beter verdelen.

[GZdeMosselman]

Ik snap niet helemaal waarom een chip van 100k transistoren een yield heeft van 90% en een chip van 50k transistoren een yield van 50%.

En eerst stel je dat 1 op de 100k niet goed is, dan is plotseling 1 op de 10 niet goed en dan is 1 op de 2 niet goed. Het is toch hetzelfde productieproces? Waarom zou dat zo wild vari"eren als je een grotere of kleinere chip maakt.

[gjmi]

Je hebt verkeerd gelezen denk ik.

Stel 1 op de 100.000 transistors is fout.
Laten we uitgaan van totaal 100.000 transistors en hoeveel chips we daar van kunnen maken. Neem een plak van 100.000 transistoren en verdeel dat in een aantal chips.

10 chips van 10.000 transistors. Betekend dat dat er 1 chip is waar een fout op zit. 9 van de 10 goed is 90% yield

2 chips van 50.000 transistors, dan is er ook 1 chip waar een fout op zit. 1 van de 2 goed is 50% yield

3 chips van 33.333 transistors
2 van de drie chips zijn goed: 67% yield

(edit: nogmaals, dit is een simpel voorbeeld, voor een correcte statistische analyse heb je meer getallen nodig. maar in grote lijnen klopt het)

[Reactie gewijzigd door gjmi op 24 juli 2024 21:30]

[Anoniem: 435090]

Je berekening klopt niet. Er is een GEMIDDELDE kans van 1 op de 100.000 transistoren fout. Zelfs als de chips 100.000 transistoren bevatten is een goede chip nog mogelijk.

Het deel van chips wat goed is bij 10.000 transistoren per chip:
(1-1/100000)^10000 = 90,48%

Het deel van chips wat goed is bij 50.000 transistoren per chip:
(1-1/100000)^50000 = 60,65%

Het deel van chips wat goed is bij 100.000 transistoren per chip:
(1-1/100000)^100000 = 36,79%

[gjmi]

Ik wou het simpel houden en niet teveel statestiek gebruiken.

Maar je maakt nooit maar 1 plak van 100.000 transistors, dus als je een productie draait, komen de getallen dichter bij mijn getallen.
De eindconclusie is natuurlijk hetzelfde, chips met meer transistoren zijn in verhouding veel duurder dan chips met een lage transistor count.

[Reactie gewijzigd door gjmi op 24 juli 2024 21:30]

[ProfPi]

als je een productie draait, komen de getallen dichter bij mijn getallen.

Nee, daarom berekent @spuit111 juist met een gemiddeld foutpercentage van 1/100.000. Als je een productie draait kom je juist dichter bij zijn getallen uit.

Volgens jouw berekening kom je bij chips met 100.000 transistoren op een yield van 0% uit . Dit is behoorlijk ver naast de correcte waarde van 36,8%

Je maakt naast intacte chips (36,8%) en chips met 1 defect (36,8%) eveneens chips met twee defecten (18,4%), drie defecten (6,1%), vier defecten (1,5%), enzovoort.

[gjmi]

Ik gaf aan dat ik een simpel voorbeeld gebruik om het princiepe aan te geven. Ik had een 100 pagina tellend sluitend verhaal kunnen schrijven.

Maar dat is niet het punt. Hoe je ook rekent de getallen schuiven een beetje, maar de eindconclusie blijft hetzelfde en daar ging het om.

[Reactie gewijzigd door gjmi op 24 juli 2024 21:30]

[ProfPi]

Je beweerde dat jouw simpele voorbeeld dichter met de werkelijke yield overeenkomt naarmate de productieaantallen groter worden. Dat is pertinent niet juist.

[gjmi]

Ach foutje.
Maar maakt dat uit voor hetgeen wat ik aan wilde tonen?

[ProfPi]

Niet als je het bij het voorbeeld had gelaten.

Wel als je daarna alsnog je gelijk probeert te halen voor grotere aantallen.

[gjmi]

Huh, dus omdat "ik mijn gelijk probeerde te halen" klopt datgene wat ik aan wilde tonen niet? Dat heb jij dan verkeerd.

Wat die getallen betreft hoef ik mijn gelijk niet te hebben. Want als je alles keurig netjes meeneemt in de berekening, dan klopt mijn punt waar het om gaat nog steeds. En daar gaat het mij om.

[ProfPi]

Huh, dus omdat "ik mijn gelijk probeerde te halen" klopt datgene wat ik aan wilde tonen niet?

Je vroeg niet of het klopt maar of het wat uitmaakt, en dat doet het. Je kent het rekenvoorbeeld een grotere precisie toe dan het werkelijk heeft.

[gjmi]

oh my god, waarom blijf je hameren iver precisie terwijl dat NIETS uit maakt voor het punt waar het om ging. we weten nu wel dat mijn berekening niet precies was, daarom noemde ik het meerdere keren een simpel voorbeeld.

Met jou berekening komen we tot DEZELFDE CONCLUSIE.
Het maakt NIET uit voor de conclusie dat chips met meer transistoren verhoudingsgewijs duurder zijn.

[unilythe]

gjmi, je maakte een fout in je berekening (wat dus onderdeel van hetgeen wat je aan wilde tonen is), en daarna maak je ook nog de claim dat jouw berekening dichterbij de waarheid lag. ProfPi was er waarschijnlijk niet eens op in gegaan als je die claim niet maakte. Ga dan niet klagen als je er op wordt gewezen dat je die fout maakte. Kinderachtige reacties van je. Accepteer gewoon dat je fout zat en move on.

Edit: En zelfs als je die claim niet maakte - als je een fout in je berekening hebt mag je daar gewoon op gewezen worden.

[Reactie gewijzigd door unilythe op 24 juli 2024 21:30]

[gjmi]

Ik heb die fout dus al een paar keer geaccepteerd en wil de aandacht naar het punt brengen waar het om gaat. En toch gaat hij erover verder dat de berekening niet kllopt, wat ik al lang heb toegegeven. Wie is dan kinderachtig?

[unilythe]

Jij gaat er net zo goed over door en klaagt dan als hij zichzelf verdedigd van jouw beschuldiging. De beschuldiging dat zijn verbetering van jouw berekening "niet uitmaakte". Hij legt namelijk uit waarom het wel uitmaakt nadat jij letterlijk vroeg of het uitmaakt. Daarna vroeg je weer iets, hij geeft weer gewoon antwoord, en dan word je opeens boos. Dus jij mag erover doorgaan en hij mag zichzelf niet verdedigen of jou beantwoorden want dan "oh my god je blijft maar doorhameren"?

Ok dan.

[Reactie gewijzigd door unilythe op 24 juli 2024 21:30]

[gjmi]

Ik blijf doorhameren omdat het punt waarom het gaat genegeerd word en de exacte berekening niet uit maakt. (Ik had er ook staan: simpele voorbeeld). Zijn berekening of mijn simpele voorbeeld geven dezelfde conclusie. En daar ding het om. Maar daar word steeds omheen gepraat terwijl ik al had toegegeven dat ik fout zat. Dus ik bleef hameren op datgene waar het om ging. Lees maar terug.

[Trygve]

De zogenaamde die-size van een Xeon is groter dan een i7. Daarom krijg je minder Xeons op een Wafer gepropt dan een i7, en moeten de kosten voor die wafer verdeeld worden over minder chips (=duurder per chip, zoals vanaalten al zegt). Maar er is nog een probleem. Op elke verwerkte wafer komen fouten en imperfecties voor, waardoor dat kleine stukje niet werkt zoals gewenst of zelfs helemaal niet functioneert. In het eerste geval kan getest worden of de chip wel voldoet aan specificaties voor een lager segment (bijv de mislukte i7 als prima i5 kunnen verkopen). Maar in het tweede geval, een stukje op de wafer wat echt onbruikbaar is, is de gehele chip waarop de fout zich bevindt ongeschikt om nog iets mee te doen. Bij een wafer met kleine chips (in die-size) valt het verlies dan nog mee, maar bij grotere chips ben je bij zo'n fout meteen een veel groter deel van de wafer kwijt.

Heel simpel gevisualiseerd teken je twee cirkels (wafers). De eerste cirkel (Xeon wafer) deel je op in 90 blokjes van gelijke grootte. De tweede cirkel (i7 wafer) deel je op in 180 gelijke blokjes. Beide wafers bevatten fouten, dus met een rode stift zet je op elke wafer nu willekeurig 30 stippen om deze aan te geven. Als je vervolgens uitrekent hoeveel procent van de chips en oppervlakte van de wafers bruikbaar is komt de wafer met kleinere chips (vwb die size) er vrijwel altijd gunstiger uit.

[Reactie gewijzigd door Trygve op 24 juli 2024 21:30]

[TheUninvited]

Ligt eraan overal welk platform je het hebt maar Xeon is over het algemeen bedoelt voor workstation en servertoepassingen. Zowel i7 als Xeon komen voor op dezelfde platforms, dus de grootte is dan ook hetzelfde anders zouden ze niet passen. Intel Xeon ondersteund ook meerdere CPU's per moederbord, ECC geheugen en andere features die consumenten niet nodig hebben dus daar zit dan het verschil in.

[Squee]

Zowel i7 als Xeon komen voor op dezelfde platforms, dus de grootte is dan ook hetzelfde anders zouden ze niet passen.

Je haalt nu twee dingen door elkaar; de afmetingen van de chip, en de afmetingen van de package en de bijbehorende pinout en socket waar je de CPU op het moederbord prikt. De werkelijke chip zit ergens in het midden onder je heatspreader (of "lid" genoemd om niet te verwarren met de processor koeler die je er bovenop monteerd), dus je kan in het algemeen niet zien hoe groot hij werkelijk is.

Als je terug kijkt naar de oude AMD Athlon XP processoren die geen directe heatspreader hadden, (er zit wel iets van een bescherming op), dan kan je wat directer het verschil in afmetingen zien van de chip dies. Bijvoorbeeld;
Athlon XP "Palomino" 2000+ (180nm)
Athlon XP "Barton" 2500+ (130nm)

Als je deze twee plaatjes vergelijkt zie je dat de ene wat kleiner en vierkanter is, en de andere wat langwerpiger. Het zijn nog steeds allebei Athlon XPs, die in dezelfde socket A konden, maar met een iets andere afmeting van de chip. Dit had te maken met veranderingen in de microarchitectuur (Barton was twee generaties later), en een kleiner productie proces. Barton had bijvoorbeeld een twee keer zo grote L2 cache (512 ipv 256KB).

[Willemvb10]

Het gaat over de afmeting van de Die, niet van de gehele processor

[vanaalten]

Da's glad ijs, waar je je nu op begeeft... verkoopprijs en kostprijs zijn twee heel verschillende dingen. Algemeen gezien, het kan zelfs zo zijn dat een chip die kleiner is om te fabriceren meer kost voor de consument dan een grotere chip. Je krijgt dan het hele vraag/aanbod verhaal er in. Mijn vorige reactie was vooral waarom CPU's beter klein kunnen zijn: kostprijs blijft dan laag.

[SSDtje]

Plus hoe kleiner de chip, hoe minder energie deze nodig is, en dat resulteert weer in een lager verbruik, en dat zie je weer terug in het aantal watt wat een chip nodig is om goed te functioneren.
En een langer verbruik, resulteert weet in minder warmte productie, wat vervolgens weer resulteert in een chip die hoger geklokt kan worden

Maar het mag best gezegd worden, een zeer interessant stuk Olaf.
Ik heb het in elk geval met veel plezier gelezen

[Reactie gewijzigd door SSDtje op 24 juli 2024 21:30]

[twilex]

Behalve dat je met een kleiner procedé meer chips (dies) uit één wafer kunt halen zorgt verkleining ook voor hogere snelheden, minder stroomverbruik en minder warmteontwikkeling.
Voor warmteafleiding zou het gunstiger zijn om het oppervlak van de dies te vergroten, maar dat zou weer een negatief effect hebben op snelheid en aantal dies per wafer (lager rendement / hogere kostprijs).

[kidde]

Verkleining zorgt sinds 2006 niet voor hogere frequenties vanwege dat de grens voor vermogen per oppervlakte bereikt is (Dennard scaling Law).

Hoe kleiner de transistor, hoe groter de (relatieve) lekstroom dus hoe minder zuinig. Dat de frequentie niet hoefde te dalen kwam vziw bijvoorbeeld door nieuwe materialen (High K) en het aanbrengen van spanningen in het materiaal (strained), maar nog een veel grotere trucendoos is nodig voor (foundry-)5nm omdat de lekstroom dan met de huidige technologie toeneemt tot boven de 90%.

[Coolstart]

De lekstroom neemt toe maar het verlies per transistor neemt wel af als hij kleiner wordt. Het verlies van de lekstroom kan je ook beperken door de werkspanning te verlagen maar verlaag je ook uw schakelsbelheid (Ghz).

Mss kan je me even bijstaan:
Als de lekstroom 90% is wil dat dan zeggen dat een transistor 90% energie verliest als hij gesloten is?

Stel (volkomen theoretisch) uw werkspanning is 1volt en Je meet over de transistor 0,1volt. Is de lekstroom dan 10%?

Normaal heb je voor een kleinere transistor een lagere spanning nodig om te schakelen. Dus een kleiner procede zou resulteren ik een lagere spanning over de (open) transistor en dus een kleiner verlies per transistor = zuinigere cpu.

Wil je zeggen dat de winst van de lagere spanning niet opweegt tegen de toename van de lekstroom indien het materiaalgebruik het zelfde blijft?

Ik begrijp dat als de isolatielaag fijner wordt dat er meer lektroom is maar ik dacht dat je dat evenredig kon compenseren met het verlagen van de spanning zodat elektronen minder snel overspringen.

[Reactie gewijzigd door Coolstart op 24 juli 2024 21:30]

[kidde]

Het verlies per transistor neemt niet af, maar toe bij miniaturisatie omdat quantum-effecten een rol spelen bij '14nm en kleiner', maar bijna niet bij 20nm en groter.

Een transistor moet 100% van de stroom doorlaten in geleidende toestand en 100% stoppen in isolerende toestand. Maar door quantum effecten kan de stroom om de isolator heen 'tunnelen'. Soort quantum-kortsluiting. Hierdoor verbruikt een transistor die 'uit' moet staan stroom, dat ziet u goed. Hoe kleiner de FinFET-transistor, hoe meer quantum-tunneling dus hoe slechter de isolatie werkt.

Het tunnelen neemt exponentieel toe bij dunner wordende isolator (dus bij miniaturisatie), dat red je niet met minder spanning, want de spanning kan je niet exponentieel verkleinen. Lekstroom wordt vziw ook kleiner als de drempel spanning (spanning nodig om te schakelen) toeneemt.

[PilatuS]

Kleiner is ook nog eens zuiniger en dus ook minder hitte om af te voeren. Bij CPU's is kleiner gewoon beter

[Anoniem: 867213]

De belangrijkste reden is dat de lichtsnelheid te langzaam is. Hoe kleiner de CPU, hoe korter de paden van de ene naar de andere kant en des te sneller het signaal alle uiteinden van de chip heeft bereikt.
Bij 3GHz kan een sugnaal in 1 clocktik 10cm afleggen. Dat lijkt heel ver, maar er lopen heel veel paden op een processor, en afhankelijk van de instructie zal het pad korter of langer zijn, en op een grotere, snel draaiende CPU kan het dus voorkomen dat de vorige tick al gestart is terwijl het vorige signaal nog bezig is. Het laatste wat je wilt is dat die signalen elkaar kruisen of inhalen.
Door kleiner te gaan kan de complexiteit -en- de kloksnelheid omhoog zonder dat de signalen elkaar in de weg zitten.

[Rudie_V]

De afstanden in een rekenkern spelen zeker mee, als signalen te ver moeten reizen dan duurt het wachten voor een processor erg lang en kost het performance, maar als je deze rekenkernen parallel kan zetten dan is het weer minder van belang en kan de chip best groot worden.
Bovendien werken processors met elektronen en die bewegen niet op de lichtsnelheid.

[Anoniem: 867213]

Klopt, electronen zijn langzamer wat de problemen alleen maar verergert. Apart dat je daar wel over valt maar niet over mijn afronding van c. Je bent niet erg consequent.

Parallelisatie werkt niet enorm goed in CPUs. De CPU is juist een manusje van alles. Het aantal verschillende soorten instructies, met hun eigen doorlooptijden is enorm.

Er zijn wel taken die door meerdere cores parallel uitgevoerd kunnen worden maar dan vergeet je voor het gemak dat het OS ook nog rekentijd moet krijgen, dat er af en toe gekeken moet worden of de muis bewogen heeft, of er toevallig een kat over het toetsenbord loopt, of de data wel naar de schijf is weggeschreven en of die geen rare SMART meldingen geeft, wat een browser of mailprogramma op de achtergrond doet en of er toevallig een nieuw WiFi netwerk opduikt etc. etc. etc.
De CPU is heel erg druk met van alles en nog wat en dat moet allemaal serieel.

[Rudie_V]

Haha.. nee ik wil niet te mierenneukerig worden. Bovendien wordt de lichtsnelheid c in een vacuum wel vaker voor het gemak even afgerond naar 300.000 km/s.

Jij kijkt alweer een stapje verder naar de software, maar dat staat verder buiten wat ik bedoel. Het ging natuurlijk om de vraag waarom chips zo klein zijn. En zoals jij al stelde heeft dat ook te maken met de tijden die de signalen af moeten leggen, worden die te groot dan heeft dat impact op de performance als een rekenkern moet wachten op de signalen/data en dus probeert men de rekenkern zo klein mogelijk te houden. Maar dit geld vooral voor 1 rekenkern. Als je meerdere rekenkernen op een chip gaat proppen, zoals we nu multi-core chips hebben, dan wordt de afstanden tussen rekenkernen weer minder van belang en mogen de signalen er best iets langer over doen. Nouja, tenzij rekenkernen onderling weer moeten communiceren, dan speelt afstanden weer wel een rol.

[twilex]

Er zijn wel taken die door meerdere cores parallel uitgevoerd kunnen worden maar dan vergeet je voor het gemak dat het OS ook nog rekentijd moet krijgen

Laat dat nou net het voordeel van meerdere cores zijn. Dat het OS in ieder geval voldoende tijd krijgt terwijl parallel op andere cores andere zaken kunnen worden uitgevoerd.
(Dat niet alle software daarvoor is 'geoptimaliseerd' is een ander verhaal.)

[Anoniem: 867213]

Ook een multicore CPU is primair gemaakt om meerdere verschillende taken tegelijkig uit te voeren.
Neem bijvoorbeeld een Apache webserver die met 80 threads bezig is, terwijl er iets van 30 PHP processen bezig zijn en dat 10 MySQL threads in een tabel zitten te lezen terwijl via een backend een update gedaan wordt op een andere tabel.

Dat is niet paralelliseerbaar, wel enorm multi threaded en een typisch voorbeeld waar een multi-core CPU erg goed in is.

[twilex]

Threads die tegelijk draaien, dus concurrent, die draaien reeds parallel. Als ze niet tegelijk draaien (zoals bij single-core) worden ze time-multiplexed.

Of je een bepaalde 'taak' parallel op meerdere cores tegelijk kunt laten uitvoeren is weer een andere kwestie. Indien de taak zich daarvoor leent en de software zo is ontwikkeld kan dat wel degelijk. Dat is ook de drive om het aantal cores in CPU's te vergroten (upscaling door verdere verhoging van clock frequenties is fysiek gezien geen optie meer).
Voor optimale benutting van een multi-core architectuur dient je software daar wel speciaal voor zijn te ontworpen.

[KopjeThee]

Zoals genoemd: de fysieke afstanden beperken o.a. de snelheid, maar ook neemt het energieverbruik toe. Aantal chips per wafer speelt misschien ook een rol.

Verder gaat je argument misschien op voor PC's, maar telefoons is al een ander verhaal. Daar speelt ruimte en energieverbruik een cruciale rol. Dus er is sowieso behoefte aan technologie om chips kleiner en (daarmee) zuiniger te maken.

In PC's of eigenlijk meer in servers kan je de ruimte benutten door moederborden met meerdere sockets te gebruiken.

[MrDummy]

Redenen zijn bv:
- mogelijkheid om in compactere kasten te plaatsen
- minder warmte, gunstig voor tablet en laptop
- meer in 1 chip (apu mogelijk) - minder chips nodig per board
- energiezuiniger
Dat is vooruit denken.

Het klopt dat ATX en BTX factor afspraken blijven staan, waardoor er veel ruimte is. Dankzij afspraken is het ook iets goedkoper en heeft iedereen wat aan. Videokaarten blijven zelfs groot als het om zware jongens gaat en dat zal niet snel veranderen. Normale kast heeft meer koeling.
En natuurlijk genoeg vrijheid om zelf systeem te samenstellen. Zelfs minder handige geek kan het nog zelf doen...

Wat anderen zeggen is ook zoveel mogelijk chips op 1 wafer. Dus meer geld per wafer. Dit kan met kleinere nm. De hogere productiekosten worden dus gecompenseerd met meer "output" per wafel.

[mvhorssen]

Ook is het zo dat als je een CPU 10x zo groot zou maken, het lastig/onmogelijk gaat worden om die CPU op zeg 4 GHz te klokken. Dit komt omdat de fysieke afstanden dan te groot worden, waardoor er timing problemen ontstaan.

[TStick]

Hoe kleiner gedimensioneerd, hoe groter de toepasbaarheid, hoe lager het energieverbruik, kleinere datacenters etc. We gaan naar technologie verwerkt in kleding, verf etc. CPU's in PC's en servers moet je in dit licht meer zien als de "punt van de speer" qua innovatie.

[kzin]

Je hebt hierboven al veel goede redenen gelezen. Ik wil er nog een aan toevoegen: om hoge snelheden te kunnen behalen is het noodzakelijk dat de afzonderlijke transistoren zo snel mogelijk schakelen.
Zo'n transistor in de CPU met gedraagt zich als een capaciteit. De dunne aansluitingen (source en drain) als een weerstand.

Alhoewel CPU's digitaal werken, schakelt de spanning niet echt binair. Het is een klein RC netwerkje. De capaciteit moet worden opgeladen, en pas als je boven de 50% bent kun je spreken van geleiding (klopt niet helemaal, maar het gaat om het idee).

De tijd om dat de bereiken (hoe kort ook) hangt af van de weerstand van de aan- en afvoer, en de capaciteit. Een grotere capaciteit betekent dat het langer duurt voor de transistor omschakelt. Als de afzonderlijke componenten van de transistor groter zijn, hebben ze meer capaciteit, is er meer verloren tijd voordat de transistor omschakelt, en wordt de snelheid waarmee kan worden geschakeld dus beperkt. Daarmee wordt ook de maximale snelheid van de CPU beperkt.

Het gaat slechts om hele kleine tijden, maar men heeft er wel last van.

[twilex]

"Er is ruimte zat als je kijkt naar 95% van alle PC's, maar toch blijft die CPU zo klein"

Denk eens aan smartphones, tablets of ultradunne notebooks die zitten helemaal volgepakt.
Of een device als Raspberry Pi Zero of Raspberry Pi 3. Daar is geen ruimte zat en hebben ze zelfs het geheugen op de processor geplakt om ruimte te besparen.
Ook in datacenters will men het liefst zoveel mogelijk processor capaciteit op zo min mogelijk vloer oppervlak (met zo min mogelijk stroomverbruik en zo min mogelijk warmteontwikkeling).
Dat in een standaard Desktop/Tower PC nog steeds zoveel ruimte is komt omdat het is gebaseerd op oudere technologie en standaarden met naar verhouding grote behuizingen.

[Reactie gewijzigd door twilex op 24 juli 2024 21:30]

[MSalters]

het geheugen op de processor geplakt om ruimte te besparen.

Dat is ongeveer de minst belangrijke reden.

Geheugen moet op hoge snelheid met de processor communiceren, en dat is moeilijk. Je hebt relatief lange verbindingen over het PCB, die op relatief hoge kloksnelheden moeten lopen. Daarvoor heb je ook weer hoge spanningen nodig. Dat betekent meer energieverbruik, en meer warmte.

Door geheugen en CPU in 1 package samen te voegen kun je de verbindingen kort houden, en met lagere voltages laten lopen. Dat betekent dus een energiebesparing. Bovendien kan je PCB simpelere technologie gebruiken, omdat je niet langer de hoge kloksnelheden nodig hebt.

[Anoniem: 69322]

Voor snelheid moeten de signaalafstanden zo kort mogelijk worden gehouden. Naast verdere kostenbesparing is dat de reden om steeds meer te integreren op een enkele chip. En voor verdere integratie is een kleinere CPU op basis van een kleiner process nodig om de productiekosten niet te laten stijgen.

Zodra het goedkoop genoeg is om te doen zullen er CPUs komen met on-chip main memory. Thuis gebruik PCs hebben voorlopig genoeg aan 16GB en het zal een boost geven aan eventuele geïntegreerde GPUs.

Dit jaar komen er al GPUs met 8GB aan on-chip HBM ram van AMD. Zo ver weg is het dus allemaal niet meer en de stap zal een behoorlijke prestatie en efficiëntie verbetering met zich meebrengen. Dat maakt PCs weer een stuk goedkoper omdat ze eenvoudiger zijn te maken (geen off-chip traces meer naar geheugen).

[Reactie gewijzigd door Anoniem: 69322 op 24 juli 2024 21:30]

[kakanox]

Er is nog een reden om kleinere banen te willen gebruiken: Het kost minder stroom (mits die banen voldoende foutloos geleiden. Als er meer stroom "op" moet om 'm foutloos te laten werken gaat die vlieger maar deels op).

[xipetotec]

Het antwoord hierop is simpelweg: timing, bij groter die-size (processors) worden de interne "draden" te lang om nog snel te kunnen functioneren. Dit zou de latency te lang maken.

[Nacht]

Ik mis een aantal zaken in het artikel die ik toch er in had verwacht.

Vrij belangrijk voor het probleem met de node benaming is het feit dat eerst (begin benaming structuur) de half-pitch echt de helft was van de pitch in praktijk en theorie. In het begin van deze eeuw echter begon dit uit een te lopen, theoretisch gezien is de half pitch nog de helft van de pitch echter in de praktijk werd door het verkleinen van de lijn breedte een verschil gecreerd tussen de lijn breedte en de breedte van de ruimte tussen de lijntjes (loze ruimte). Ofwel in de '90 bestond een pitch uit een lijnte (half pitch) en loze ruimte (half pitch), tegen woordig bestaat een pitch uit < 0.5 lijntje en > 0.5 loze ruimte.

Een exact getal is niet te geven aangezien de reden voor het ontstaan van het verschil ligt in het feit dat t.o.v de lijnbreedte de vorm van het lijntje steed meer trapezium achtig wordt dan een rechthoek (dwards doorsnede), voor een trapezium is de breedte een kwestie van definitie in plaats van dom vanaf de bovenkant meten.

De vorm van het trapezium en de breedte van de loze ruimte worden bepaald door veel factoren waaronder, particle contamination (loze ruimte), laser wavelenght (trapezium breedte), CDu control (trapzium rafelligheid), etc

In de tekening met de gate pitch(GP) en critical dimension (CD) oftewel de pitches lijkt het net of the gate kleiner is dan de lijn breedtes, dit is echter onmogelijk aangezien we het in dit artikel hebben over nodes en dus de kleinste structuurtjes die geschreven worden, de gate is hier gewoon onderdeel van.

Het verschil tussen type productie DRAM, logic, etc. Voor elke type "chip" zijn de eisen anders op het toegestane aantal fouten per chip en hiermee de invloed of de pitches die gekozen dienen te worden.

En met betrekking tot Moore's law, Moore's law is al dood sinds begin 2000, sindsdien kunnen we al niet 2x zoveel transistoren in het zelfde stukje silicium stoppen als 2 jaar daarvoor. Dat chips op andere manieren efficienter gemaakt konden worden doet daar niets aan af.

@Olaf, de overlay problemen bij EUV hardware zijn exact hetzelfde als bij Immersie, het is een schalingsproblematiek, deze los je al op door de litho stap zelf te maken waar dezelfde schalingsproblematiek speelt. Als je de kosten van het maken van het masker en de computatie power voor het ontwerp bedoelt dan heb je wel een punt.

[Reactie gewijzigd door Nacht op 24 juli 2024 21:30]

[Rudie_V]

Ter info:
Tijdje terug in een discussie naar het volgende artikel gelinkt: https://www.semiwiki.com/...4-who-will-lead-10nm.html
Nog wat uitleg en verschillen per node per fabrikant.

[kidde]

En een linkje naar de nieuwste versie:

https://www.semiwiki.com/...iconductor-landscape.html

[Rudie_V]

Hey bedankt!

[Anoniem: 498327]

Waarom niet gewoon TPµm2?
Aantal transistors per vierkante micrometer. Worden meteen alle vertikale stapeltechnieken meegewogen en kan iedereen iets met de getallen.

[Countess]

omdat dat bijvoorbeeld varieert met het ontwerp van de chip.

[kzin]

Volgens mij is juist dat nietszeggend, omdat je dit kunt beinvloeden met stapeltechnieken. Als een fabrikant een stap maakt van 1000 naar 2000 T/Pµm² weet je niet of hij echt een stap in de techniek heeft gemaakt (vergelijkbaar met 14 naar 10 nm), of dat hij de transistoren vertikaal opbouwt.
Bovendien bevatten chips veel niet-transistor gebieden. Weerstanden en condensatoren worden vaak ook op de chip meegenomen, in plaats van extern. Denk bijvoorbeeld aan digitaal naar analoog converters.

[kidde]

Kan wel, maar op een chip worden verschillende grootte van transistors gebruikt, ook afhankelijk van het doel (CPU, GPU, FPGA). Dus dat zou dan weer en gemiddelde zijn.

[madcon]

Leuk artikel, ik lees hier vaker over problemen met produceren van chips, maar de technische achtergrond ontbreekt dan vaak. Op een moment kan het gewoon niet kleiner meer lijkt mij, ik hoop dat tegen die tijd nieuwe technieken of materialen aanwezig zijn om toch nog meer efficiëntie en snelheid uit chips te halen.

[ard1998]

Misschien wel een grotere processor. als het niet meer kleiner kan, dan maar meer oppervlakte gebruiken.

[ro8in]

Bijna alle snelheid en energie vebruik winsten van sinds het bestaan van chips zijn voortgekomen uit het verkleinen. Natuurlijk ook architectuur verbeteringen, maar vooral verkleining heeft behoorlijke impact. Neem bijvoorbeeld nvidia's nieuwste pascal generatie. Deze is vrijwel identiek aan Maxwell, maar door de verkleining een enorme prestatie winst.

Groter zou dus enkel alleen maar achteruitgang betekenen.

[ard1998]

maar op een grotere chip passen toch meer cpu cores? of is dat mijn denkfout?

[ro8in]

Dat klopt, maar enkel meer cores in een chip gooien is niet per definitie sneller en beter. Alleen programmas die gebruik kunnen maken van multi core hebben hier baat bij. De cores zelf worden hier niet sneller van. Als het zo simpel was als enkel meer cores in een chip gooien waren fabrikanten al jaren geleden gestopt met verkleinen en zaten we nu met 128 cores in onze laptops en pc's. Naast het versnellen van elke core speelt ook efficientie mee. Zoveel mogelijk power met zo min mogelijk watt is ook onderdeel van het verkleinings process. Uiteindelijk wil je geen cpu in je desktop hebben zitten die 5000 watt verbruikt. Al helemaal niet in je mobiel.

Het verkleinings process is dus 2 ledig. 1 het versneller van individuele cores en 2 het terugbrengen van het stroom verbruik (en ook daarmee hitte productie etc).
Naast verkleinen werken ze ook continu aan de architectuur om deze sneller en efficienter te maken.

Nogmaals meerdere cores en of zelfs meerde cpu's heeft alleen voordelen bij toepassingen die veel parralel calculaties moeten doen waarbij calculaties niet afhankelijk zijn van de uitkomst van elkaar.

Zo is het voor games bijvoorbeeld vrij lastig om multi core te werken omdat bijna alles afhankelijk is van elkaar. Games zijn dan vaak ook het beruchte voorbeeld van waarom meer cores niet altijd werkt. Overigens krijgen game developers steeds beter door hoe ze toch wat meer multi cores kunnen inzetten door in game objects los van elkaar te laten operen, maar het blijft een lastig en complex iets. Wat betreft een game pc kan je beter 2 super snelle cores hebben dan 16 langzame.

Overigens is het aantal cores tegenwoordig bijna een marketing ding geworden. Hoe vaak ik mensen niet wel heb horen roepen van ja die processor is beter want die heeft meer cores. Helaas is dat in praktijk anders.

[Reactie gewijzigd door ro8in op 24 juli 2024 21:30]

[Navi]

Zie mijn reactie hierboven.

[Lankman]

Het gaat om de efficientie, niet om de absolute waarden. Groter help dan niet.

[Navi]

Toch wordt dat wel gedaan, neem bijvoorbeeld Knights Landing (Xeon Phi), een gigantische processor van Intel.

http://wccftech.com/intel...ylake-ex-knights-landing/

Socket 3647!

[ro8in]

Je snapt dat verkleining in deze context gaat om verkleining van de onderdelen in de chip en niet om verkleining van de gehele chip? Hoe kleiner de onderdelen hoe meer onderdelen erin passen en hoe efficienter deze worden. Natuurlijk kan je een hele grote processor maken met 500 cores erin etc. Maar dat is niet waar het om gaat. De 14nm gaat niet om het formaat van de processor maar om de maat van een transistor in de processor.

[Reactie gewijzigd door ro8in op 24 juli 2024 21:30]

[Navi]

Dat snap ik, had op de verkeerde gereageerd, was een reactie op ard1998 die het over meer oppervlakte had. En jij reageerde daarop dat dat achteruit gang is, vandaar mijn reactie, het gebeurt namelijk wel in de praktijk.

[DePruus]

En wat betekent kleiner voor de storingsgevoeligheid? Straling uit ruimte? Er gaan deeltjes overal doorheen.

[kzin]

Heeft niet echt invloed. Die deeltjes gaan nauwelijks enige interactie aan met atomen. Daarom zijn ze ook zo moeilijk aan te tonen, en zijn er zo lang discussies geweest of ze wel echt bestonden.

Blijft natuurlijk over radiostraling. Ook dit heeft geen invloed. Hier geldt juist hoe kleiner hoe beter. Als je op 1/10 tot 1/100 van de golflengte zit, wordt er nauwelijks energie opgepikt.

[MSalters]

Die deeltjes die nauwelijks aan te tonen zijn heten neutrino's, maar er zijn veel meer soorten deeltjes. En die hebben wel degelijk invloed op chips; dat is al bijna 40 jaar bekend!

[Anoniem: 84766]

Mooi artikel! Intel is toch wel het meest constant geweest in hun benaming. Ook wel begrijpelijk dat dat Intel datacenter eerst gaat doen. Daar zijn de marges nog het hoogst en daar hebben ze nog een zeer groot marktaandeel, waar nu serieuze aanvallen op gedaan worden. Microsoft heeft aangegeven dat ze richting de 50% ARM willen gaan doen en deze week zijn er nog twee zeer grote afnemers bekend geworden die ARM in gaan zetten.

En in deze markt is volume echt nodig om die gigantische investeringen te kunnen doen.

[Mindfucker]

Misschien een leuk artikel voor jullie als followup: Waarom wordt de transistorgrootte steeds kleiner maar gaat de snelheid niet verder omhoog?

Keyword: "Dennard scaling"

[esberk]

Goed artikel geeft mij meer duidelijkheid. Het is mij nu duidelijk dat je niet moet afgaan op de marketing termen maar dat je altijd moet kijken wat de chip in de praktijk doet. Elke chip fabrikant heeft zo zijn eigen standaard die je op basis van de waarden moeilijk met elkaar kan vergelijken. In ieder geval niet voor een gebruiker zoals ik. Weet wel dat de snelheid winst met de huidige generatie niet meer de sprongen maken zoals vroeger. Misschien dat een verandering van productiemethode zoals euv dit weer kan veroorzaken. Ben wel benieuwd tot hoe ver we komen.

[cHoc]

Het houdt in dat straks Broadwell, Skylake, Kaby Lake en Coffee Lake op deze node zijn gemaakt. In de praktijk kunnen kopers van desktopchips alsnog een prestatiewinst van 15 procent tegemoet zien, claimt Intel, maar de fabrikant moet zich in vele bochten manoeuvreren om dit te bereiken, in tegenstelling tot bij een klassieke die shrink. De vraag is bijvoorbeeld of ook het verbruik omlaag gaat.

Dit is dus onder andere precies wat AMD de afgelopen jaren heeft doorgemaakt doordat ze geen mogelijkheid hadden om van de 28 node af te komen, terwijl Intel wel van 28 naar 22 en naar 14 kon gaan.
Pas nu dat AMD over kan stappen op 14nm, laat AMD zien dat de performance weer min of meer gelijkwaardig is met Intel.