TSMC investeert miljarden in fabriek voor bouw 3nm- en 5nm-chip

TSMC heeft bekendgemaakt dat het een nieuwe fabriek gaat bouwen in Taiwan voor de fabricage van chips op een procedé van 3nm en 5nm. Het bedrijf gaat voor de bouw een bedrag van rond de 15 miljard euro investeren.

De Nikkei Asian Review meldt de komst van de nieuwe fabriek op basis van uitspraken van TSMC. Volgens woordvoerder Elizabeth Sun wordt de chipfabriek gebouwd in Taiwan, maar is er hulp van de overheid nodig om een geschikt stuk land te vinden. Bekend is dat er tussen de 50 en 80 hectare land nodig is, maar wanneer TSMC wil beginnen met de bouw is onduidelijk.

Voor de bouw van de chipfabriek is een bedrag van ongeveer 500 miljard Taiwanese dollar nodig, en dat komt omgerekend neer op bijna 15 miljard euro. Met deze investering moeten chips gebouwd kunnen worden die aanzienlijk kleiner zijn dan wat nu gebruikelijk is; er zijn nog geen commerciële chips uitgebracht die zijn gebakken op een 3nm- of 5nm-procedé. TSMC kan momenteel chips bouwen op 10nm.

Ook concurrenten zijn bezig met het bouwen van kleinere transistors. Globalfoundries wil vanaf 2018 de eerste 7nm-chips gaan produceren, terwijl Imec en ARM samenwerken aan vergelijkbare technologie. Samsung is ondertussen net met massaproductie van 10nm-chips begonnen.

Reacties (36)

Is dit nou mogelijk dankzij doorontwikkeling van bijvoorbeeld ASML's EUV om te gaan produceren op 3nm en 5nm?
Doet me namelijk denken aan de filmpjes van ASML:
Verkleining chips is grote kunst - ASML loopt tegen grenzen natuurkunde aan
ASML: de onbekende gigant - Brabants tintje aan veel elektronica

[Reactie gewijzigd door Jorn1986 op 8 december 2016 19:23]

Direct produceren op deze afmetingen is nu niet mogelijk maar er zijn technieken om in meerdere bewerkingen toch op deze resolutie te produceren.
Daarnaast, als Tsmc nu begint met bouwen zal deze fabriek pas over een aantal jaar operationeel zijn. Toekomstige machines (hoogst waarschijnlijk van asml) zullen dan gebruikt worden.

Voor zover ik weet gaat het nog steeds om technieken waarmee men in theorie op 2 of 3 nm chips kan produceren, maar is dat nog niet gelukt. Het zal een kwestie van tijd zijn voordat dat wel gaat lukken en er machines beschikbaar komen om de extreem dunne chips te gaan produceren.
Een fabriek bouwen (zeker van die enorme afmetingen) duurt ook jaren, zeker voordat die voor 99,9% stofvrij zijn. Als investering is het zeker niet gek want wie nu durft te bouwen heeft een voorsprong en nu de fysieke grens steeds dichterbij komt is de kans groot dat de 2 of 3 nm generatie veel langer mee moet gaan dan met de vorige generaties het geval was.

Ik denk niet dat dit een fabriek zal worden van 50-80 hectare. De oppervlakte van de grond zal meer te maken hebben met de controle die ze kunnen uitoefenen op het omringende gebied van de fabriek.

Gezien het productieproces heel gevoelig zal zijn voor vibraties en dergelijken, wil je bijvoorbeeld niet geconfronteerd worden met bijvoorbeeld de bouw van een nieuw pand naast de jouwe, of andere ontwikkelingen in de directe omgeving... of zelfs een drukke verkeersader voor je deur.

Als trillingen van het verkeer al een probleem zijn, is Taiwan misschien niet zo'n ideale plek. Er zijn daar weinig zware aardbevingen, maar in die komen in de omgeving wel regelmatig voor. Een aardbeving in Japan of in Indonesië kan je in Taiwan ook nog wel voelen.
De kritike punten waarop trillingen uit den boze zijn, worden vast wel zodanig opgehangen (cardanisch met gyroscopen) dat deze trillingsvrij zijn.

Natuurlijk is 50-80 ha veel te groot voor een fabriek voor processoren. TSMC heet vast nog meer plannen voor zo'n gebied in ontwikkeling.

Trillingen zijn zeker een probleem. Onder andere de machines van ASML zijn hier gevoelig voor, ondanks dat het systeem zelf zo ontworpen is om een bepaalde range aan trillingen aan te kunnen. ASML stelt dan ook zware eisen aan de fabriek waarin deze geplaatst worden. Maar op een gegeven moment wordt het moeilijk een apparaat van 20 ton tegen alles te beschermen. Wordt ook moeilijk he, om op nanometer niveau de boel stil te houden terwijl er onderdelen in de machine actief aan het bewegen zijn. Dat alleen al is een wetenschap, laat staan de buitenwereld. Zeker aardbevingen gooien roet in het eten. Echter is het wel bekend dat de ASML machines na een aardbeving weer erg snel hersteld en actief zijn.

Nog 2nm te gaan. En dan zitten we op het formaat van een atoom. Dan loopt ASML idd tegen de grenzen aan

Een koolstof atoom is 70 picometer (0,07 nanometer), dus als er uiteindelijk een techniek komt om grafeen voor processoren te gebruiken, dan kunnen er nog een paar stapjes gemaakt worden. Zeker als men daarmee 2-dimentionale transistoren weet te maken.

Ik zou niet weten hoe dat kan, maar in de tijd dat men buizen ging gebruiken als transistoren had men er ook nog geen idee van hoe dat kleiner kon. De fysieke grens komt nu wel dichtbij.

Ik zou niet weten hoe dat kan, maar in de tijd dat men buizen ging gebruiken als transistoren had men er ook nog geen idee van hoe dat kleiner kon. De fysieke grens komt nu wel dichtbij.

Buizen zijn natuurlijk wel heel andere dingen als transistoren (ook al zijn ze functioneel vrijwel gelijk). Wie weet wordt er nog wel iets ontdekt maar kleiner als een atoom wordt toch heel onwaarschijnlijk. In feite zal je minimaal 3 atomen naast elkaar moeten hebben om er stroom door te kunnen laten gaan en waarschijnlijk veel meer, al was het maar om bijeffecten te verminderen.

Gezien die 3 en 5 nm al niet meer rechtstreeks gaat is het te verwachten dat er hier langere tijd geen echte verbeteringen meer bijkomen. Bijeffecten worden te groot, kans op afwijkingen te frequent. Ik waag zelfs te betwijfelen of 2 en 1 nm wel mogelijk wordt.

Een koolstof atoom is 70 picometer

Een silicium atoom is 111 picometer volgens de wiki.
Scheelt dus niet waanzinnig veel, tevens heb je natuurlijk meer dan 1 atoom nodig voor je verbinding, anders krijg je wel erg veel last van het Josephson effect en de kans dat door iets verminderde opdamping je draad er überhaupt niet is...

Zoals ik het lees pas in 2022

Dat zou kunnen kloppen, het gaat hier om een factor 3-4 verkleining van de huidige 14-16nm processen.

Dat ligt dus nog zo'n twee ontwikkelcycli van ons vandaan, dus die 5 à 6 jaar vind ik geen gekke getallen. Als je ziet hoe lang we op 12-14nm hebben moeten wachten, is dit denk ik zelfs een optimistische inschatting.

(edit: fix.)

[Reactie gewijzigd door Laloeka op 10 december 2016 13:33]

Dat denk ik dus ook, was derhalve erg verbaast van de kop van het artikel. Klonk als of 3 nm al "done deal" was.

Ja, hoewel ik nog een hoop gemopper hoor over de kosten van EUV-lithografie.

Volgens mij kan je dit soort afmetingen alleen maar met EUV fabriceren inderdaad.

Volgens mij neemt EUV het stokje over bij ~7nm. Tot 10nm kan DUV (deep ultra violet) gebruikt worde, al zijn de grenzen niet heel scherp. Vaak is het bij welke node het commercieel interessant wordt. En dat hangt van veel factoren af.

Hoeveel procent efficienter is een chip gemiddeld die gebakken is op een 5nm procede ten opzichte van 10nm? Dan kan je zeg maar berekenen hoeveel zuiniger alles wordt in de toekomst.

Moeilijk te zeggen er zijn veel factoren die de prestaties en het stroomverbruik van een chip beïnvloeden:
- Supply voltage
- Lekstroom
- Breedte van de transistor
- Vorm van de transistor (finfet, buisjes,...)
- Materiaal waarmee je dopeert
- Materiaal van gate-oxide
- Welke schakelingen je allemaal bouwt op je chip (#cores vs performantie/core , geïntegreerde acceleratoren zoals gpu of encryptie..)
- Wordt je chip low power, low energy of high performance?
- ...

En zo kan je nog een hele tijd doorgaan Het zal dus afwachten worden van wat ze er mee uitsteken

... Niet te vergeten de inmiddels vrij substantiële correctiefactor voor de mate van creativiteit waarmee men de afgelopen jaren die nodes genummerd heeft - feature size en marketing-getalletje hebben al vrij lang niet zoveel meer met elkaar te maken, zeker niet als je de afwijking over 5-ish generaties in acht neemt

Kijk eens achterom, veel intressanter dan gissen in de toekomst.
verdubbel de litho: 22-32-45-65-90-130-180-260-320-520 ken je ze nog, Pentium I,II,!!!,4,C2D,..

- Er kunnen 4 keer zoveel transistors op éénzelfde oppervlakte (2D vlak, waarin ze liggen)
- Door het kleiner worden van interconnects, kan de spanning omlaag, omdat er minder stroom nodig is.
- Minder spanning, dus minder warmte
- Of gelijke spanning, en hogere klok, zonder meer warmte te hebben.

Alles staat of valt wel met lekstromen, en andere nieuwe effecten op dergelijke "grootte"

Spanning heeft niks met interconnects te maken. Spanning heeft met de devices, de transistoren, te maken. En dan is het een afweging qua energiegebruik, levensduur en snelheid. Wat weer een functie is van andere fysische parameters.

En dan moet je ook nog rekening ermee houden dat ze vaak nogal creatief zijn met transistorformaten en hoe ze te noemen.

Interconnects zijn gewoon draden, waarschijnlijk weet je wel dat een draad, capacitief of inductief kan zijn (en altijd resistief is)
Op chip niveau zijn deze capaciteif, dus er is een bepaalde tijd nodig om deze op te laden. Veel tijd heb je niet, bij 3GHz is dat 1/3 000 000 000 van een seconde, zelfs voor een hele korte draad is dat echt weinig. (en je hebt 5tau nodig)

Maar als je de spanning verhoogd, zal de draad sneller zijn opgeladen.
Als je de draad sneller kan opladen, kan je sneller klokken.
Het nadeel aan spanning opdrijven, is natuurlijk dat er exponentieel meer warmte vrijkomt, omdat er veel meer stroom door die draadjes wordt getrokken.

De belangrijkste formule uit de elektronica:
* I x t = c x U : stroom(A) x tijd(s) = Capaciteit(C) x Spanning(V)
* f = 1/t, schrap t en zet f aan de andere kant
* P = I x U, vermenigvuldig iedere kant met U
Na wat omvormen kom je op P = C x U² x f

Als de draad korter wordt gemaakt, is deze ook sneller opgeladen, dus kan je ook sneller klokken.
Maar even belangrijk is de ontwikkeling van het design, en eventueel nog betere transtors, Intel heeft Finfet transistors, waar andere nog zitten met simpele 3D.
http://www.bit-tech.net/h...10/all-about-ivy-bridge/1
Het is dus de bedoeling om een zo groot mogelijk Gate-oppervlakte te creëren om elektronen aan te trekken, en een goede isolatie om te voorkomen dat deze wegslippen in de gate.

*Mijn cpu is nog 45nm... (QX9300)

[Reactie gewijzigd door g4wx3 op 8 december 2016 22:06]

Je hebt echt geen 5 tau nodig om een logische schakeling te schakelen. Bij 1 tau gaat hij al wel schakelen.

Anyway het is leuk dat je basis formules hier neerzet hoor, en ik weet wat een interconnect is. Maar ik weet ook dat de voedingsspanning van een chip niet/nauwelijks bepaald wordt door interconnect lengte. Ja het is waar dat als je interconnects meer capaciteit hebt dat je trager wordt. En ja je kan dit compenseren door je voedingsspanning omhoog te gooien. Maar primair wordt je voedingsspanning door hele andere zaken bepaald. Zoals je threshold spanning van je transistoren. En wat voor een gate dikte je nog kan maken zonder dat ze leeglekken: Des te dunner des te beter je je kanaal kan controleren, maar ook des te meer het lekt. En des te lager je maximale spanning gaat zijn.

Het is niet simpelweg een kwestie van als je sneller wil, draai de spanning omhoog. Dat werkt (tot op zekere hoogte), maar het is niet bepaald goed voor de levensduur van je chips.

En een kleinere procedé betekend dat je schakeling een kleinere ruimte nodig heeft, en dus kortere interconnects, en dus minder interconnect capaciteit. Geweldig toch? Ja behalve dat die interconnects ook dichter op elkaar komen te zitten, en daardoor weer meer capaciteit krijgen.

Als jij morgen een chip maakt waarbij je magisch alle interconnect capaciteiten kan halveren, dan zal de stroom ook flink afnemen. Je kan dan je spanning wel wat lager zetten, immers is je chip sneller geworden, maar echt niet zoveel als dat de stroom afneemt.

Cijferreeksen, altijd leuk voor de Tweakert

CedricB en uzelf hebben hierboven groot gelijk dat het verleden totaal nietszeggend is op de huidige grootten, quantumeffecten op 7nm waardoor bij miniaturisatie de lekstroom exponentieel stijgt, en variatie-problemen door "enkele atomen meer of minder" speelden absoluut nog niet op 65nm. Bovendien was er ergens een overgang naar HKMG en van plat naar FinFET, die sprongen keren niet bij ieder nieuw proces terug. Maar dat houdt de gemiddelde Tweaker echt niet tegen om er vrolijk op los te inter/extrapoleren onder het motto lies, damn lies and statistics, dus daar gaan we! Bron: TSMC.

28nm was ca 35% efficienter dan 40nm,
16nm FF+ was ca. 70% efficienter dan 28nm.
Dat waren 3 "grote" stappen: (40->28->20->16)[nm].

Dus pakken we de derde wortel uit (1,35*1,7) om de conclusie te trekken dat ieder volgend proces bij TSMC gemiddeld 32% efficienter is dan het vorige.

Geschat voor de overgang van 16nm --> 10nm voor een Arteris 10nm testchip is 30%, dus die 30% keert wel terug.

Extrapoleren we dat vrolijk vooruit, dan zal:
10nm 1.3x efficienter zijn dan 16nm FF+ (klopt met de Arteris testchip),
7nm 1.7x efficienter zijn dan 16nm FF+,
5nm 2.3x efficienter zijn dan 16nm FF+.

[Reactie gewijzigd door kidde op 9 december 2016 08:30]

Als men spreekt over x nm procede houdt dat meestal in dat slecht een aantal lagen in een chip met deze techniek gemaakt zijn. Overige lagen zullen grotere afmetingen hebben.
De besparing is dus zeer afhankelijk van het chip ontwerp.

Simpel, dan maak je een vergelijkingstabel:

nanometer....... | 10 nm ........ | 5 nm
----------------------------------------------------------------
Energiegebruik | 10 energiën | x


Logischerwijs geldt x = 5 energiën.
Dat scheelt dus de helft

Dan vergeet je alleen dat de oppervlakte kwadratisch kleiner word zoals g4wx3 zegt.

Dit is keihard fout. Je hebt in zoverre gelijk dat een kleiner procedé een lagere werkspanning en daarmee een lager energieverbruik mogelijk maakt, maar die relatie is echt ontzettend niet lineair.

Wat een onzin. Iedereen weet dat energieën dubbel omgekeerd kwadratisch toenemen t.o.v. de oppervlaktering.

Ik niet, dus niet iedereen

zo simpel is het, zeker bij die afmetingen, zeker niet...
ook omdat oppervlakte niet kwdaratisch schaalt, gate length en width zijn, zeker bij die afmetingen, zeer verschillend.

[Reactie gewijzigd door Clemens123 op 9 december 2016 00:21]

Dat wordt wellicht te duur om alleen te dragen - zelfs voor Intel. Je zal merken dat er 2 à 3 chipbakkers op dat niveau gaan overblijven en de rest wordt daar klant.

Tijd voor 3D Kubus vormige chips, elke kant een een koelblokje

Of met extreem kleine buisjes om warmte af te voeren!

Ik ga maar niet mee doen in de discussie, weet hier absuluut niks van maar even serieus, als het inderdaad mogelijk wordt(ookal is het nog wel ver weg) om chips zo klein te maken en prestaties tov verbruik zoveel hoger worden, zal het naar mijn idee mogelijk worden om dingen te fabriceren waar voorheen nog niet eens over is nagedacht

De echt slimme mensen denken daar nu al over na.
En de systeem-misbruikers patenteren nu al dingen waarvan ze geen flauw idee hebben of en hoe het gemaakt kan worden, "maar het wordt vast ooit mogelijk".

Juist! Dan krijg je IC's die zo klein zijn dat ze overal op, in en aan gekoppeld kunnen worden en zo weinig energie gebruiken dat de minste beweging, kleinste accu, chemische processen (in je lichaam bv) de voeding zijn. De bionische mens komt dichtbij. Of iig de electronisch gemonitorde mens.