Imec ontwerpt en valideert eerste 3nm-testchip - update

Het imec heeft samen met Cadence de eerste chips ontworpen die met een 3nm-procedé gemaakt kunnen worden. De 64bits-processorcores werden via een combinatie van traditionele immersielithografie en euv-lithografie ontworpen en gevalideerd.

De 3nm-chips zijn nog niet geproduceerd voor verkoop, maar vormen de zogenaamde tape-out. Voor commerciële productie vormt de tape-out de laatste stap voor daadwerkelijke productie, maar in dit geval zijn het de eerste testchips die onworpen werden en waarvan het ontwerp werd gevalideerd, waarmee zou worden bevestigd dat het correct zou moeten werken. De 3nm-chips werden door het Belgische annex internationale onderzoeksinstituut imec in samenwerking met Cadence, een leverancier voor apparatuur voor de halfgeleiderindustrie, ontworpen. Met de tape-out en bijbehorende validatie van het proces wordt de daadwerkelijke productie van 3nm-chips mogelijk.

De onderzoekers van het imec en Cadence ontwierpen de testchips met nieuwe 3nm-bouwstenen en een metaallaag met een pitch van 21nm. Voor de chipdesigns werden zowel traditionele 193i-immersielithografie als euv ingezet. Een van de moeilijkheden bij steeds kleinere features is variatie in de interconnects: kleine afwijkingen zorgen dat stukjes chip niet meer van stroom of data worden voorzien. Door de interconnect nauwkeurig te meten en te verbeteren kon die laag in simulaties correct worden 'neergelegd' en kon het 3nm-ontwerp gevalideerd worden. Het zal echter nog wel enkele jaren duren voor 3nm-chips daadwerkelijk voor commerciële toepassingen geproduceerd gaan worden. Later dit jaar zou een echte testchip gemaakt gaan worden; naar verwachting volgt commerciële productie rond 2023.

Update 17.30: we schreven dat de 3nm-chips daadwerkelijk zijn geproduceerd, maar het blijkt dat ze vooralsnog enkel ontworpen zijn en dat ontwerp is in software gevalideerd. Het artikel is hierop aangepast.

Layout van de 21nm-metaallaag voor 3nm-testchip

Reacties (36)

[Sissors]

De 3nm-chips zijn nog niet geproduceerd voor verkoop, maar vormen de zogenaamde tape-out. Voor commerciële productie vormt de tape-out de laatste stap voor daadwerkelijke productie, maar in dit geval zijn het de eerste testchips.

Is dat zeker? Want normaal is tape-out de laatste stap voor productie, ook bij test-chips. Het is de stap waarbij de bestanden naar de fab worden gestuurd. En gebaseerd op het bron artikel, ook al is het me niet 100% duidelijk, krijg ik het idee dat dit niet geproduceerd is, maar meer een test gebaseerd op verwachtingen wat de 3nm design rules zullen zijn. Ik zie namelijk ook geen die foto er staan, en dat had ik wel verwacht als hij echt geproduceerd was.

Misschien lees ik verkeerd, maar ik begrijp iig hieruit dat hij niet daadwerkelijk geproduceerd is.

[robvanwijk]

Misschien lees ik verkeerd, maar ik begrijp iig hieruit dat hij niet daadwerkelijk geproduceerd is.

Ter vergelijking, twee andere recente nieuwsitems:
14 februari: Samsung valideert met euv op 7nm gemaakt sram Let op: het huidige artikel gaat over processorcores, oftewel logic. Dat is moeilijker om te produceren dan het SRAM dat Samsung gevalideerd heeft op een procedé dat twee nodes groter is.
26 februari: IMEC boekt vorderingen bij enkele euv-belichting voor 5nm-node Hoewel 5 nm slechts een enkele node scheelt met 3 nm zijn ze daar zelfs nog met teststructuren (niet eens SRAM) bezig.

Conclusie: artikel zit er (hoogstwaarschijnlijk) naast. De afbeelding die erbij staat is vermoedelijk precies hetgeen er nu geproduceerd is: het masker. Zeker als je kijkt hoe nadrukkelijk Cadence (maker van software voor het ontwerpen van chips en het genereren van maskers) genoemd wordt.

[Sten Vollebregt]

Zoals hier boven al wordt aangegeven gaat het hier vrij zeker niet om een fysieke chip. Cadence is een leverancier van design software voor chips (de grootste, bijna alles wordt met Cadence ontworpen). Wat ik lees is dat ze voor een fictief EUV + immersie litho process een simulatie en lay-out generatie strategie hebben gemaakt die gebruikt kan worden om in de toekomst 3 nm chips te ontwerpen. Kortom, de design software is er klaar voor, maar het productieprocess moet nog ontwikkeld en gevalideerd worden.

In oktober sprak TSMC nog over hun eerste 3 nm fab in 2022 (link), dat zou betekenen dat de eerste chips een aantal jaren daarvoor geproduceerd moeten worden. Er wordt dan vast ook wel al hard aan gewerkt, maar ik kan zo snel niks vinden over daadwerkelijk silicium dat als 3-nm node geproduceerd is. Voor de 5 nm node zijn wel al test chips gemaakt, waarschijnlijk wordt deze node in 2020 commericeel leverbaar.

[Mamoulian]

De design software zal nog vaak moeten aangepast worden om de realiteit van het productieproces zo goed mogelijk te weerspiegelen. WYSIWYG is hier niet langer meer van toepassing ;-) Wat er in Candence uitziet als een rechte lijn of een mooie polygoon is in de realiteit een grillige structuur die gevormd wordt door de beperkingen van het proces en de omgeving van de structuur zelf. In dusdanig kleine technologieën heeft dat een grote impact op de werking en de betrouwbaarheid (puur digitale chips gaan daar minder last van ondervinden). Dus komen er steeds meer nieuwe regels bij om een goede werking te garanderen. En dan hebben we nog gezwegen over de yield natuurlijk.

[Sissors]

Maar dat WYSIWYG niet van toepassing is, is natuurlijk al een hele tijd het geval. Nu zal een rechte lijn wel behoorlijk recht zijn, maar de uiteinden zijn dat niet. Waar jij een mooi rechthoekje tekent, zullen eerst de hoekjes door software aan de kant van de fab aangepast worden op de maskers zodat er na litografie weer iets uitkomt wat zoveel mogelijk op het origineel lijkt, maar nog steeds zullen het op zijn minst afgeronde hoekjes worden, en ook nog wel wat andere effecten. Zie bijvoorbeeld: http://images.slideplayer.com/26/8510924/slides/slide_29.jpg

[Mamoulian]

Klopt. Zo worden VIA's (verticale verbindingen tussen metaallagen) bijvoorbeeld getekend als vierkantjes maar zijn dat in realiteit cirkels. Hetgeen jij toont zijn structuren die vooral bij de kleinere technologieën gebruikt worden en in eerste instantie vooral om de integriteit en de structuur van de polysilicon gate waarborgen. Bij de kleinste technologieën heb je dit waarschijnlijk ook al nodig voor de metaalbaantjes. De regels zijn dan ook niet langer allemaal meer zwart-wit (of GO/NO-GO) dan moet je ook het risico in rekening nemen.

[aap]

https://en.wikipedia.org/wiki/Tape-out

Suggereert ook dat dit niet verder gaat dan het maken van het foto-masker, maar dus zonder daadwerkelijke productie van een chip.

[Mamoulian]

Een tape-out is de stap waar de maskerdata naar de Mask vendor gestuurd wordt. Nu is het heel uitzonderlijk dat er achteraf niks met die maskers gedaan wordt maar je kan wel controleren of er geen problemen zijn met de hogere resoluties (er zitten meetstructuren op het masker zelf). Het lijkt me wel vrij logisch dat indien er zich geen problemen voordoen die maskers alsnog gebruikt worden om een testchip te produceren. Zeker met zo'n kleine technologie zal er nog heel veel aan de layout rules moeten gesleuteld worden wil men de fijnste structuren betrouwbaar kunnen reproduceren op het silicium (want niet de structuren zelf maar ook hun omgeving speelt steeds meer een grotere rol).

[Brousant]

Als ik de press release zo lees gaat het inderdaad alleen om het genereren van de layout met design rules die voorzien zijn voor het produceren van 3nm chips.
Er zijn nog helemaal geen fysieke chips mee geproduceerd, en de indruk die ik krijg is dat men ook nog lang niet zover is om dat te kunnen doen.

[Monochrome]

Volgens mij heb je gelijk. Tweakers, klopt het artikel wel? Is de chip daadwerkelijk gefabriceerd of is er iets misgegaan met lezen?

[Verwijderd]

[...]

Is dat zeker? Want normaal is tape-out de laatste stap voor productie, ook bij test-chips. Het is de stap waarbij de bestanden naar de fab worden gestuurd. En gebaseerd op het bron artikel, ook al is het me niet 100% duidelijk, krijg ik het idee dat dit niet geproduceerd is, maar meer een test gebaseerd op verwachtingen wat de 3nm design rules zullen zijn. Ik zie namelijk ook geen die foto er staan, en dat had ik wel verwacht als hij echt geproduceerd was.

Misschien lees ik verkeerd, maar ik begrijp iig hieruit dat hij niet daadwerkelijk geproduceerd is.

Ze moeten eerst hun R&D geld terug verdienen van de 10nm en 7nm. Daarna mogen we pas geld gaan uit geven aan de 3nm.. en dan zijn we idd jaren verder

[Undie]

Ben wat dit betreft een leek, maar hoe komt het dat in de computer wereld ze nog met 7nm moeten gaan komen over een paar jaar (voor commerciële doeleinden in de praktijk), maar er nu dus blijkbaar al 3nm chips bestaan? Zijn deze chips dan niet voor deze doeleinden bruikbaar?

[Reactie gewijzigd door Undie op 22 juli 2024 19:46]

[AndRo555]

Er zit nog een heel stuk ontwikkeling en onderzoek tussen enerzijds een enkele 3nm chip maken in een labo en massaproductie van een 7/10/14/16nm chips die ook nog eens rendabel (lees: niet te duur) zijn om te maken.

[Undie]

Ah vandaar Dankjewel voor de uitleg.

[Mamoulian]

Er is nog een wereld van verschil (lees vele jaren van frustraties en kopbrekens) tussen een eerste testchip en een productiewaardig proces. En sommige domeinen zoals automotive en medical vereisen nog een grote graad van nauwkeurigheid want je wilt van je arts niet horen dat er toevallig een slechte chip in je pacemaker is beland.

[deneys]

Dit jaar komen de eerste commerciele producten uit op 7nm (AMD Vega GPU) en 1e helft van volgend jaar de CPU's van AMD.

Zowel TMSC, Global Foundries als Samsung werken aan 7nm, Intel aan 10nm.

[Vayra]

Dit jaar komen naar verwachting / hopelijk de eerste commerciele producten uit op 7nm (AMD Vega GPU) en 1e helft van volgend jaar de CPU's van AMD.

Zowel TMSC, Global Foundries als Samsung werken aan 7nm, Intel aan 10nm.

FTFY. 14nm was ook te laat en toen het er was, vond je het op schier onbereikbare plekken terug. Alle partijen kopen capaciteit in en de hoogste bieder wint, terwijl de vraag enorm is.

[MrDummy]

Je kan ook zeggen: oudere machines van 14nm en hoger gaan deur uit voor nieuwere machines,
kleinere chipfabrikanten nemen deze machines over en kunnen zelf dan op lagere nm produceren.

Verschuiven van machine parken dus. Het is wat goedkoper om gebruikte machines te nemen dan nieuwere erin te laten installeren.

[robvanwijk]

Verschuiven van machine parken dus. Het is wat goedkoper om gebruikte machines te nemen dan nieuwere erin te laten installeren.

Het is nog veel goedkoper om niet met die machines te slepen en ze gewoon te laten staan. De meeste fabs nemen orders aan van externe partijen. Er bestaat niet echt zoiets als een "kleine chipfabrikant" (als je met "fabrikant" de eigenaar van een fab bedoelt), want een volledige productielijn voor chips kost miljarden.

[MrDummy]

Dat is waar ook. Ik kan voorstellen dat als men machines gaat verplaatsen, enorm veel werk en tijd in zal zitten, en bij installeren moet alles opnieuw getest en afgesteld worden. Dat is heel veel verlies.

Dus orders geven/bestellingen plaatsen is stuk goedkoper...

[Verwijderd]

Even voor de duidelijkheid;

Intel werkt niet aan 10nm, maar is reeds bezig met 10nm++. Binnenkort zullen de eerste processoren op het 10nm+ procedé gelanceerd worden.

Dat Intel nu nog steeds processoren lanceert op basis van 14nm is vanwege het feit dat het geoptimaliseerde procedé van hun 14nm beter/kleiner is dan de eerste 10nm van Intel, vandaar dat Intel de 10nm overslaat en meteen over gaat tot een geavanceerdere 10nm+ (en reeds bezig is met 10nm++) die wel beter/kleiner is dan hun meest geavanceerde 14nm.

De 10nm van Intel is vergelijkbaar met de 7nm van GF/Samsung, hun 10nm+ (die dus binnenkort in massaproductie gaat) is geavanceerder dan de 7nm van GF/Samsung.

Aangezien dat Intel al bezig is met 10nm++ zal het niemand verbazen dat Intel nog steeds ver voor loopt op de concurrentie, iets wat Intel onlangs ook nog duidelijk probeerde te maken.

En ja, ook problemen om hoge yields te kunnen halen met hun 10nm+ heeft voor uitstel gezorgd, maar omdat hun geavanceerde 14nm beter is dan hun eigen 10nm is dat niet echt een probleem.

Ter aanvulling;

Dat Intel zoveel uit eenzelfde procedé weet te persen is voor hun natuurlijk het voordeligst, het scheelt immers in de aanschaf van de (nu nog) peperdure EUV machines (dat is ook de reden waarom Intel zijn aandelen in ASML heeft verkleind, omdat Intel mogelijkheden ziet om hier nog geen gebruik van te maken). En zolang Intel een geavanceerdere procedé heeft (lees; kleiner) dan de concurrentie, dan hoeft Intel dus ook helemaal geen gebruik te maken van EUV.

Zoals het bovenstaande artikel al aangeeft; zelfs op 3nm wordt er nog gebruik gemaakt van een combinatie. Het 7nm procedé zal dus inderdaad nog kunnen zonder EUV zoals Intel reeds eerder heeft aangegeven. Dat de concurrentie (GF/Samsung) dit niet lukt, geeft maar aan hoe groot de voorsprong van Intel nog is.....

[Reactie gewijzigd door Verwijderd op 22 juli 2024 19:46]

[kidde]

Aangezien dat Intel al bezig is met 10nm++ zal het niemand verbazen dat Intel nog steeds ver voor loopt op de concurrentie,

PR-flauwekul van Intel; niet intrappen Probeer het zoveel mogelijk bij meetbare feiten te houden, dan kan ieder het voor zichzelf uitmaken.

Stel dat gekeken wordt naar 3 meetbare eigenschappen van procede's, dan kan je die drie maten 'combineren' tot een soort 'standaard-maat'. Dat heeft Scotten Jones gedaan (Slide 1), resultaat hier. Als je dan naar 'slide 3' kijkt, wordt er al vrij genadeloos door Intels PRietPRaat heengeprikt, maar nog op basis van enige aannames omdat meneer Jones toen nog niet alle definitieve gegevens had.

Eind 2017 wist hij meer, hij heeft toen dit artikel geproduceerd. Daarin kan u zien, dat voor sommige maten, GloFo een 7nm proces heeft dat kleiner is dan Intel's 10nm proces.

Verder is Intel natuurlijk niet de enige die met een 10nm+ proces komt, zoals we van Samsung met hun smartphones al gewend zijn vullen ze ook wat betreft lithografie een heel spectrum op qua 'nodes' en 'nodelets': Na 7nm komt bij Samsung geen 7nm+, maar '6nm'. Vroeger werden al die optimalisaties ook altijd gedaan, maar toen was het normaal en had het nog geen marketing-naam.

En zolang Intel een geavanceerdere procedé heeft (lees; kleiner) dan de concurrentie, dan hoeft Intel dus ook helemaal geen gebruik te maken van EUV.

De reden dat ze (nog) geen EUV nodig hebben is economisch: Sommige belichtingen kan je met EUV in 1x doen, maar zonder EUV in 3x. Zonder EUV is dus duurder. Intel heeft een hoge marge en voor Intel-CPU's geen concurrentie, dus ze kunnen zich 'drie stappen ipv 1' veroorloven. De concurrentie, die ook met elkaar concurreert, veel minder.

het scheelt immers in de aanschaf van de (nu nog) peperdure EUV machines (dat is ook de reden waarom Intel zijn aandelen in ASML heeft verkleind

Onzin, TSMC en Samsung hebben dit ook vrijwel tegelijk gedaan. ASML had een 'financiële injectie' nodig om machines te ontwikkelen waar op dat moment nog geen klanten voor waren (EUV).

[Reactie gewijzigd door kidde op 22 juli 2024 19:46]

[Verwijderd]

Alles wat ik heb gezegd kun je gewoon checken op internet. Of jij de betreffende informatie onzin vindt, inclusief de statement van Intel zelf, is aan jou

[desyco]

Wat zijn eigenlijk de fysische limieten van verkleining ?
Volgens wikipedia is de straal van een siliciumatoom (maar ik dacht dat deze chips niet meer met silicium gemaakt worden) 117picometer. Dus kleiner dan dat kan al niet ?
Moeten / kunnen we over enkele jaren in picometers spreken ?

[freekvandeven]

die een 1 atoomlaag halen we toch niet omdat quantemeffecten dan al veel te groot zijn. Hoe kleiner het wordt hoe meer last je gaat krijgen van elektronen die overspringen en waarschijnlijk problemen ver oorzaken.

[Mamoulian]

We beginnen er tegenaan te stoten. Op die grootte begin je last te krijgen van quantum tunnel effecten die je transistoren aanzetten wanneer je dat niet wil.

Edit: trouwens je kan je eveneens afvragen wat het nut nog gaat zijn om de meeste chips te produceren in dergelijk kleine technologieën. Je spaart silicium e.d. uit maar de opbrengst (yield) wordt ook steeds kleiner, je begint meer en meer problemen te krijgen met hitte en stress (hoe groter het oppervlak hoe makkelijker je de hitte kan afvoeren) en nog een hoop andere problemen.

[Reactie gewijzigd door Mamoulian op 22 juli 2024 19:46]

[MrDummy]

Het betekent wel dat machines zeer goed uitgelijnd en shockproof moeten zijn. Want ik denk dat als je even tegen machine botst, er wel paar nm verplaatsing kan ontstaan.

Aardkorst is ook hier en daar in beweging, al voel je niks van. Toch is 3nm vrij makkelijk verstoord voor elke beweging. Het is dan ook echt knap staaltje techniek en ontwikkeling om 3nm mogelijk te maken. Het kan zijn dat er speciale gryoscopen in zitten om vibraties tot nul te maken en worden op zwevende voeten gezet.

Alleen voor grote CPU's is dit zeer moeilijk en er moet dan ook continu gecontroleerd worden tijdens elke proces stap. De toleratie moet letterlijk nul zijn. En daarom is 3nm duurder dan 7nm of groter.

[Mamoulian]

Beter nog: de gehele fab (=productieeenheid, het gebouw zelf dus) staat op poten die vibraties compenseren (zoals die van een nabijgelegen autoweg). De gehele ruimte moet eveneens stofvrij zijn (continue afzuiging).

[robvanwijk]

De toleratie moet letterlijk nul zijn.

Dat bestaat niet, je zult altijd enige onnauwkeurigheid hebben. Als ik het zo uit mijn hoofd goed zeg leggen de machines van ASML elke laag neer met een nauwkeurigheid van ongeveer 1 nm.

[JanusJaap]

Helaas, die 1nm zit er nog niet in. Als men dat expliciet wil, maar dan is het niet onder echte productie omstandigheden, dan komt men wel erg dicht in de buurt.

Van de productpagina van ASML, de laatste nieuwe NXE:
Overlay:
Dedicated chuck: 1.4 nm
Matched-machine: 2.0 nm
In een ASML machine zitten 2 'chucks' die de wafer dragen tijdens het meten en belichten. Als je er daar 1 van 'dedicated' gebruikt voor 1 wafer, kan je laag naar laag 1.4nm halen. Best knap hoor, zo'n wafer gaat per laag namelijk uit de machine, ondergaat diverse bewerkingen, chemisch en thermisch en de machine kan als de wafer daarna terug komt de volgende laag binnen 1.4nm nauwkeurig op de vorige laag leggen. 1.4 miljoenste van een millimeter. Je haar groeit 3.5nm per seconde...

[Reactie gewijzigd door JanusJaap op 22 juli 2024 19:46]

[Chuk]

Mooie evolutie in de nanotechnologie wereld. Science Fiction met kleine nanobots die ziektes aanpakken binnen je lijf komt hiermee weer een stapje dichter bij de realiteit. Er is uiteraard nog wel een lange weg te gaan.

[Marctraider]

Volgens mij heb jij geen flauw benul waar dit artikel over gaat.

‘Klein’ is hier de enige overeenkomst maar daar houdt het wel bij op.

[Chuk]

Wat is dat voor een snerende opmerking?

Elektronische chips met de grootte van enkele nm. Hoe zie jij niet de overeenkomst met nano-bots potential? https://en.wikipedia.org/wiki/Nanorobotics. Uiteraard is dit wss niet het hoofddoel van deze nano chips, maar het is een van de vele mogelijkheden op lang termijn. Nu is het eerder het kunnen plaatsen van meer chips opeen om kleinere electronica te maken.

[kluyze]

Dit gaat niet over een hele chips ter grootte van 3 nm. Het geeft de grootte van de componenten in de chip aan.

Een chip bestaat voornamelijk uit (MOS) transistoren, zo een transistor bestaat uit een gate, een source en een drain. Door op de gate een signaal aan te bieden, kan een stroom van de source naar drain vloeien.
Met die transistoren kunnen dan logische componenten in een chip gebouwd worden, bv een invertor of NOT poort bestaat uit 2 transistoren, een NAND uit 4 transistoren enz.
Een moderne AMD cpu bestaat volgens wikipedia uit 19 200 000 000 transistoren.

Het procedé of fabricage proces van in dit geval 3nm slaat op een onderdeel van zo 1 transistor, als ik het me goed herinner op de breedte van de gate.

Ter vergelijking die AMD cpu maakt gebruik van het 14nm fabricage proces. Nu is 14 en 3nm in die wereld een gigantisch verschil, maar het is nog steeds geen chip ter grootte van 3nm.
0.1nm is als ik zo snel opzoek een ruwe schatting voor de grootte van een atoom.

[gatlarf]

Het toeval wil dat ik zonet uit rechtstreekse bron heb vernomen dat het 3nm-procedé wel degelijk gebruikt zal worden voor onder andere medische toepassingen, lees nanobots die bijv kankercellen aanvallen en via de bloedstroom ingebracht worden. Het gaat dus niet enkel over bijvoorbeeld de cpu-, gpu- of soc-toepassingen die hier baat bij hebben. Het zal niet voor morgen zijn maar het toepassingsgebied is dus wel degelijk ruimer dan je laat uitschijnen.

[Verwijderd]

Ik snap de bijbehorende foto's niet met een settopbox van Horizon en een telefoon die Shirley heet.