TSMC en Cadence ontwikkelen waferstapelmethode

TSMC, sinds kort 's werelds grootste chipfabrikant, heeft een nieuwe methode ontwikkeld om chips te verpakken. De nieuwe Wafer-on-Wafer-techniek stapelt dies, of chips, op waferniveau op elkaar.

Chipfabrikanten zijn continu op zoek naar meer rekenkracht in steeds kleinere oppervlakten. Bij geheugen als ram en nand worden lagen al langere tijd op elkaar gestapeld en met zogeheten tsv's met elkaar verbonden. Die through silicon via's zijn metaalverbindingen die door extreem kleine gaatjes in een die, ofwel een stukje silicium worden aangebracht. Elektrische signalen kunnen door die metalen paaltjes chips met elkaar verbinden.

TSMC heeft al twee technieken om dergelijke 2,5- en 3d-verpakkingen van verscheidene die's in een chip te maken. De eerste is een techniek die chip on wafer on substrate genoemd wordt en verscheidene die's met een interposer verbindt. De tweede is TSMC's variant op fanout wafer-level packaging die door het bedrijf Integrated Fanout wordt genoemd en chips in epoxy met elkaar verbindt, zonder interposer of tsv's.

Daar is een derde 3d-verpakkingsmethode bij gekomen, die Wafer-on-Wafer is genoemd. Daarbij worden twee wafers boven op elkaar geplakt, waarbij de metalen interconnectlaag van de ene chip direct verbonden wordt met dezelfde laag van de omgekeerde wafer erbovenop. Omdat die beol-laag, de metaallaag met interconnects, ook voor de contactpunten om de chip aan te sluiten zorgt, worden tsv's ingezet om die i/o naar buiten te voeren. De tsv's worden in de bovenste chip, die na het omdraaien de onderste wordt, aangebracht tijdens de chipproductie.

Omdat de die's op waferniveau met elkaar verbonden worden, is er geen optie om kapotte dies van het wow-proces uit te sluiten. Daarom gaat TSMC de techniek alleen inzetten bij producties met een hoge yield, omdat anders te veel goede dies verloren zouden gaan als ze aan een kapotte worden gekoppeld. De techniek hoeft niet beperkt te worden tot het koppelen van twee wafers, maar kan meerdere wafers op elkaar stapelen, mits de onderliggende wafers maar steeds tsv's krijgen om met elkaar te communiceren.

De rol van Cadence in deze technologie, die TSMC nog niet heeft aangekondigd, maar wel bij Cadence is uitgelegd, is die van leverancier van chipontwerptools en packaging tools. Zowel tijdens het chipontwerp als bij de verpakking van de die tot een functionele chip zijn dergelijke tools nodig en bedrijven als Cadence werken dan ook nauw samen met chipproducten.

Reacties (19)

[Nelis19821]

Het idee is dat de low power-siliconen aan de onderkant zitten, zoals cache en speciale encoder / decoder en misschien geheugencontroller, terwijl de bovenste laag zojuist verbonden kernen zijn.

Op deze manier zal oververhitting worden bestreden.

Ps dit stukje is afkomstig uit vrijgegeven patent fillings van TSMC.

[Reactie gewijzigd door Nelis19821 op 29 juli 2024 14:00]

[Squee]

Op een bepaald soort manier zie ik dit ook als een antwoord op Intel's EMIB. Althans, van uit gaande dat de twee dies die gekoppeld worden op een verschillende productie node gemaakt kunnen worden. Het voordeel dat je er uit kan halen is dat je bepaalde features die slecht naar kleinere productie nodes schalen (analog spul zoals SerDes voor communicatie lijnen van je chip af). Ik kan me goed voorstellen dat je je PCIe en DRAM controllers hier dan hebt zitten op de onderste die samen met een stuk L3 cache, terwijl de rest van je SoC met Core/GPU op de bovenste die zit.

[rjmno1]

Het stapelen van circuits is al met de sdds harde schijven toegepast.
Als het ook met de processors kan betekend dit dus een significante prestatie-wins per oppervlakte eenheid.Ga zoo door de computer techniek staat nooit stil.

[Dark Angel 58]

Ik twijfel of dit manier een goed idee is... want stel dat je wat verwarmingen opstapelt, net als op die manier in de artikel. Wat krijg je dan? Extra hete verwarming, veel warmer dan 1 verwarming.
Als het maar meer kracht geeft, maar dan moeten ze echt een goede afkoelmethode vinden, anders kunnen we de computers als verwarming gebruiken

Nou ja dat doe ik al met Playstation 4

[Reactie gewijzigd door Dark Angel 58 op 29 juli 2024 14:00]

[Verwijderd]

Ik twijfel of dit manier een goed idee is...

TSMC heeft werkelijk de beste onderzoekers en engineers in dienst. Maar goed, misschien moet je ze even bellen dat het niet gaat lukken.

[Bafti]

En waarom zou het dan een probleem zijn om wafers te stapelen? Zolang het contact goed is zie ik weinig problemen aangezien silicium een prima geleider van warmte is.
https://www.el-cat.com/silicon-properties.htm
Met bijna 150W/mK is de geleiding ongeveer 2/3 van aluminum en iets minder dan de helft van de meeste koper legeringen. Daarnaast zijn er vele parameters die invloed hebben zoals:
- dikte van de wafers
- chip oppervlak
- dissipatie per volume (energie efficiëntie)
- percentage koper op de chip

Enkel op basis van het feit dat wafers gestapeld worden kan je geen conclusies trekken.

[SillieWous]

Als je die extra verwarming een betere koeling geeft gaat dat toch ook prima? Het gaat niet om de extra warmte generatie die hoogst waarschijnlijk meer zal zijn in dit geval ja. De zolang de thermische weerstand niet significant omhoog zal gaan zal het reuze mee vallen en meestal is de thermische weerstand van die-intern naar die-buitenkant niet hetgene wat limiterend is (vaak is het contact tussen heatsink en de die al minstens even groot). Overigens zou je in dit geval ook koeling aan de onderkant van de die kunnen maken (alhoewel ik niet zo snel zou zien hoe, maar goed) zodat de thermische weerstand wordt vermindert.

[fastedje]

Wellicht is grafeen later toe te passen om warmte af te voeren.

[Slooij]

Gaan dit soort chips niet veel te heet worden?

[willemdemoor]

Ik lees op diverse sites, met name game-sites, dat dit betekent dat ze twee 1080 Ti-chips op elkaar gaan stapelen. Dat lijkt me vooral ingegeven door 'ik ken tsmc als fabrikant van gpu's' en niet per se heel realistisch, idd wegens warmte-ontwikkeling. Ze gaan het met high-yield chips/wafers doen, lijkt op een manier om te zeggen dat ze het met oudere nodes doen, minder cutting edge misschien? Maar wie weet stoppen ze wel vier GP102's in een package

[Yamotek]

Of dit gaat gebruikt worden voor BTC mining, ASICs en dat soort dingen. Schijnt dat Bitmain tegenwoordig ook al meer wafers afneemt dan Nvidia dus ik denk dat het meer die richting op gaat.

[Marty007]

Niet elk deel van een wafers genereert even veel warmte. Het lijkt me logisch en handig om hier dus in de ontwerpfase al rekening mee te houden zodat je grootste hitte bronnen zo dicht mogelijk bij de buitenkant zitten om de thermische afvoer capaciteiten van een gestapelde die te bevorderen.

Zomaar 2 of 3 chips op elkaar gaat inderdaad niet helemaal lekker werken. Het is dan ook best wel een grote ontwikkeling eigenlijk.
3d chips zijn al langer speculatief de holy grail. Je hebt domweg weinig andere keus dan ook de hoogte in gaan omdat veel kleiner niet haalbaar is en veel meer oppervlak wil je ook niet eigenlijk

[willemdemoor]

Een wafer bevat een x aantal identieke chips, je verwart wafer met die hier
En 3d is voor nand & dram al jaren gebruikelijk, eerst met wire bonding buitenlangs en later met tsv's... Processors en gpu's is lastiger, maar soc's stapelen ook vrolijk dram of nand en modems bovenop andere onderdelen

[vanaalten]

Ik denk dat het voor chips met gemengd analoog en digitaal een interessante oplossing kan zijn: analoge circuits wil je niet in de meest moderne technologie doen, want analoog heeft relatief weinig baat bij superkleine transistoren.

Analoge circuits verkleinen nauwelijks meer bij nieuwe processen, dus het is heel duur silicium voor die schakelingen - liever doe je dat in grovere technologieën waarbij de maskers en productie goedkoop zijn.

Digitaal heeft juist heel veel baat bij moderne nieuwe technologie, zowel voor de afmetingen van de circuits als het stroomverbruik. Daarnaast wil je digitaal en analoog vaak ook fysiek zo goed mogelijk gescheiden houden om storingen naar het analoog toe tegen te gaan.

Dus als deze nieuwe wafer-stapelmethode met twee verschillende technologieën overweg kan, kan het zomaar erg interessant worden.

[robvanwijk]

Je hebt domweg weinig andere keus dan ook de hoogte in gaan omdat veel kleiner niet haalbaar is en veel meer oppervlak wil je ook niet eigenlijk

Als ik de uitleg goed begrijp (en als ik zo snel even geen belangrijke details over het hoofd zie), dan win je niets qua oppervlakte. Omdat volledige wafers op elkaar worden geplakt kun je niet eerst testen welke chips goed zijn en welke niet; eerst plak je ze op elkaar, daarna kijk je pas of het geheel correct werkt (zie ook de opmerking dat dit alleen gebruikt gaat worden met goede yields). Voor zover ik in kan schatten is de kans dat twee goede "halve chips" aan elkaar geplakt worden exact gelijk aan de kans dat twee "halve chips" naast elkaar (op een "gewone" wafer, ofwel een twee keer zo grote "hele chip") goed zijn. Wat yields betreft zou dit dus geen verschil mogen maken. Het voordeel lijkt puur te zijn dat je uiteindelijk een half zo grote chip overhoudt, die dus makkelijker in een telefoon past.

[sympa]

Camerachips zijn een belangrijk gebruiksdoel. Zoals Sony en nu ook Samsung, die een processor, DRAM en image sensor op elkaar stapelen.
Door de vele verbindingen (hoge bandbreedte) kan de sensor sneller worden uitgelezen en het resultaat meteen in de DRAM gestopt. Zo kom je op 960 fps.
Voor kleine camera's kan het vast wel uit met de yield.

[haarbal]

Zal wel een stuk rapper gaan als je hele wafers tegelijk op elkaar legt in plaats van elk hbm laagje apart.

[Caritius]

Praktische innovatie blijft een tergend proces

[nick lunenburg]

Moore s law, zou door wafer stapeling ook gewoon nog doorgetrokken kunnen worden tot een paar decennia later van stagnatie
Offtopi,; leuk dat als je Moore op wiki zoekt, bij de categorie snelheid; Amd met de snelste cpu staat vernoemd