TSMC gaat fabriek voor 3nm-chips bouwen

TSMC gaat een fabriek bouwen waar het 3nm-chips kan produceren. De productiefaciliteit komt in het Tainan Science Park te staan, waar TSMC al meerdere fab's voor de chipproductie heeft. Wanneer de fabriek gereed moet zijn, is niet bekend.

TSMC meldt het doorgaan van de plannen voor de 3nm-fab in een korte mededeling zonder details te geven. Het bedrijf noemde een jaar geleden 2022 als jaar waarin productie in een nieuwe fabriek voor 5nm- en 3nm-chips van start moest gaan, maar niet bekend is of TSMC die planning nog steeds aanhoudt.

TSMC is in een race verwikkeld met Samsung, Intel en Global Foundries om zo snel mogelijk over te blijven stappen op kleinere nodes voor de chipproductie. TSMC wil volgend jaar chips op 7nm produceren, gevolgd door een 5nm-productie in 2019. Om chips op die schaal te kunnen produceren zetten ze euv-machines van ASML in, in ieder geval voor bepaalde lagen van de chipproductie.

Tegenover Digitimes laat de woordvoerder van ASML China weten dat in 2019 ook de eerste Chinese chipfabrikant euv-machines gaat installeren. ASML heeft inmiddels veertig Chinese klanten. Het bedrijf zette in 2016 600 miljoen euro om in het land en verwacht verdere groei naarmate de Chinese chipmarkt in omvang toeneemt.

Reacties (51)

[Anoniem: 964805]

Zover ik begrepen heb is 3 nm helemaal niet mogelijk dankzij quantum tunneling.

[mikesmit]

Samsung en tsmc gebruiken (insert number)nm anders dan Intel en global foundries. Als ik me niet vergis beschrijft (nummer)nm bij Intel en global foundries de grote van de transistor waar bij Samsung en tsmc de kleinste “feature” word omschreven. Bij tsmc (en Samsung) kan gerust worden gezegd dat de transistor zelf een stukje groter is (zeg 5nm)

Ook ben ik inderdaad benieuwd hoe en/of er nog om quantum tunneling heen kan worden ontworpen

Edit: ik dank u hartelijk Amazigh_N_Ariff voor de geweldige uitleg!

[Reactie gewijzigd door mikesmit op 28 juli 2024 04:43]

[Amazigh_N_Ariff]

FOUT . De link tussen de marketing size en feature size(werkelijke transistor grote) is al sinds jaar of 10 zoek. Als ik zeg dat M0 laag van BEOL de feature size bepaald is dat ook mogelijkheid. Elke keer wanneer er of feature size gepraat wordt laait deze discussie weer op en terecht. ASML heeft er iets zinnige op verzonnen.

ASML formule voor Standard Node = 0.0427x(CPPxMMP)^0.6929

https://www.semiwiki.com/...andscape.html?new_comment
https://www.semiwiki.com/...iconductor-landscape.html

FOTO voor duidelijkheid.
https://www.semiwiki.com/...483-7-half-track-cell-jpg
https://en.wikipedia.org/...ructure_in_2000s_(en).svg

Edit: @Laloeka & Boppo84 Ik heb het aangepast.

[Reactie gewijzigd door Amazigh_N_Ariff op 28 juli 2024 04:43]

[RadioKies]

"Foto voor duidelijkheid", ik klik er op en mijn gedachte is niet dat het duidelijker is geworden

[Amazigh_N_Ariff]

Foto was voor uitzoeken wat MMP en CPP is. Maar het is een dimensieloze afbeelding als je niet weet waar je naar kijkt .

MMP is minimum metal pitch: de kleinste afstand tussen de hart-hart van twee naast elkaar liggende verbindingsdraadje in de BEOL van een metaal laag.

CPP - contacted poly pitch: afstand tussen de hart-hart van een gate contact op de FEOL naar M1 van de BEOL.

[Reactie gewijzigd door Amazigh_N_Ariff op 28 juli 2024 04:43]

[Laloeka]

ASML formule voor Standard Node = 0.0427 (CPP x MMP)0.6929

Mist hier een operator, of vermenigvuldigd deze formule daadwerkelijk twee constanten?

[Boppo84]

De tweede constante is zou een exponent moeten zijn:

Node=0,0427*(CPP*MMP)^0,6929

[Malantur]

Met de huidige technieken waarschijnlijk niet, maar daarom wordt er dus geld gestoken in de ontwikkeling van een procedé waarbij het wel gaat. Mogelijk wordt er overgestapt naar andere materialen of iets dergelijks.
De bouw zou op planning staan om te starten in 2022, en op 5 jaar kan nog veel gebeuren. Al is de kans groot dat ze het nog wel uitgesteld wordt als je ziet hoe veel problemen er zijn geweest met EUV.

[rjmno1]

Juist inderdaad waarom zouden ze er geld insteken terwijl het misschien niet technisch mogelijk is.
Ze zullen wel een of ander trukje hebben waardoor het allemaal wel mogelijk is.
Maar er kan inderdaad best veel mis gaan denk aan lekstromen.

[PheraX]

Niet helemaal waar. Het kwantum tunnel effect kan optreden bij dunne features (paar nm). Als je de energie in je process omlaag brengt is de kans op kwantum tunnel effect lager, dus dan kan je prima met 3nm barriers werken.

[Reactie gewijzigd door PheraX op 28 juli 2024 04:43]

[Kura]

Ik zou ze even een mailtje versturen met die info, straks zijn ze al begonnen met bouwen

[Reactie gewijzigd door Kura op 28 juli 2024 04:43]

[Anoniem: 505316]

volgens mij heb ik niet al te lang geleden gelezen dat daar een oplossing voor is gevonden.

met een snelle google vond ik dit:
https://www.theverge.com/...r-berkeley-lab-moores-law

[Reactie gewijzigd door Anoniem: 505316 op 28 juli 2024 04:43]

[Anoniem: 964805]

"So instead of staying in the intended logic gate, the electrons can continuously flow from one gate to the next, essentially making it impossible for the transistors to have an off state"

Alles leuk en aardig, maar zoals ik het begrijp hebben ze een ketting van gates gemaakt om van het quantum tunneling probleem af te komen., maar volgens mij hebben ze ook meteen het basis idee van een chip om zeep geholpen. Is dus niet echt een werkend prototype, maar puur een workaround voor het tunneling probleem. Klinkt alsof ze de baby met het badwater hebben weggegooid,.

[Anoniem: 505316]

You see, while the 7nm node is technically possible to produce with silicon, after that point you reach problems, where silicon transistors smaller than 7nm become so physically close together that electrons experience quantum tunneling. So instead of staying in the intended logic gate, the electrons can continuously flow from one gate to the next, essentially making it impossible for the transistors to have an off state.

als je alles leest wat ervoor staat dan denk ik dat dat stukje over quantum tunneling bij kleiner dan 7nm gaat...

[CivLord]

Zover ik begrepen heb is 3 nm helemaal niet mogelijk dankzij quantum tunneling.

Dat werd een tijd geleden ook gezegd voor transistors kleiner dan 100 nm.
Er zal misschien meer foutcorrectie plaats moeten vinden.

[DigitalExorcist]

Zou TSMC daar niet over nagedacht hebben denk je?

[UtopiaM]

Asml en pseudo wetenschap gaan niet samen. Verkooppraatje is wellicht het woord dat je zoekt?

[jaspervv99]

Puur een vraag uit interesse, wat is nu precies de kleinste grootte waar geen quantum-tunnelingeffecten optreden? M.a.w. hoeveel kleiner kan er nog worden gegaan?

[Fly-guy]

Dat blijft een vraag tot nu toe. Berkeley universiteit heeft al losse transistors van 1nm gemaakt, waarbij die effecten niet optreden. Echter er zit natuurrijk wel weer een wereld van verschil tussen een enkele en tig miljoen op een chip.

[Diz-X]

7nm is het kleinste wat met huidige techniek en silicium mogelijk is zonder dat het quantum-tunnelingeffecten optreed.

[MSalters]

Quantum tunneling effecten treden op elke schaal op. Al maak je ze een kilometer groot, het is niet theoretisch uit te sluiten. Alleen: het is een kans. En met kleinere transtoren heb je een dubbel effect: de kans dat een electron tunnelt neemt (sterk) toe, en bovendien heb je vanwege de kleinere gates ook minder electronen nodig om ze op te laden.

Nu kun je wel wat trucs uithalen. Gebruik een lagere spanning, en de kans op tunnelen neemt weer af. Dan wordt de chip wat minder snel, natuurlijk. En je kunt ook preciezer gaan kijken waar precies in de transistor de tunneling het meest effect heeft, en dat deel selectief groter maken (vandaar dat we nu al de discussie hebben over wat precies 14 nm is - 't is geen simpel vierkant grid met hokjes van 14x14 nm)

[jaspervv99]

Aha exact dit. In theorie is het dus ook mogelijk om gigantisch hard tegen een deur aan te rennen en er dan in zijn geheel door te "tunnelen".

[kidde]

De vraag is niet goed, immers: Wat is de langzaamste snelheid waarbij u in een vrije val kan zijn (hopelijk met parachute) zonder door de lucht afgeremd te worden?

Bij 1 km/u heeft u al luchtwrijving! Net zoals er bij 90nm al tunnel-effecten zijn. Bij 300km/u is de luchtwrijving even groot als de zwaartekracht, dus kan u niet meer sneller vallen. Op dezelfde manier is er bij 'aan 90nm gelijkblijvende vorm en materiaal van de transistor' bij de 7nm node voor 90% lekstroom door quantum tunneling. Maar dat is dus grotendeels verholpen met andere vorm en materialen.

Een betere vraag is dus bij welke hoeveelheid lekstroom door tunneling acceptabel is, en wat de 'naam' is van de node waarbij dat zou optreden; want de naam heeft geen een op een verband met fysische afmetingen, hoewel wel correlatie. Vziw gaat TSMC voor 5 of 3 nm 'gate all around' gebruiken: Een Fin heeft de vorm van een 'muur' en een GaA een 'pijp'; dan is het lekken door tunneling misschien maar 15% en dat is acceptabel.

[SSDtje]

Goeie ontwikkeling, hoe kleiner hoe beter (nou ja niet helemaal waar natuurlijk, in elk geval vaak zuiniger)
Ik zeg goed bezig ASML.
ASML is een bedrijf dat zich bezig houdt met de lithografische stappen in de fabriekage van chips overigens.

Voor wie bij ASML eens binnen wil kijken, hier twee interessante video's:
Klik
Klik

[Reactie gewijzigd door SSDtje op 28 juli 2024 04:43]

[amigob2]

ASML maakt geen machines om CPU's te bakken.
ASML houdt zich alleen bezig met de lithografisch stappen in de chip fabriekage

[Steyn_E]

Dan hangt dat van je definitie van "CPU bakken" af. De machines van ASML maken het hart van de CPU, maar doen inderdaad niet de verwerking tot het eindproduct met pin grid en heatspreader, of ball grid. Maar het "echte" werk wordt gedaan door de ASML machines, die maken de rekenkernen.

[tedades]

Simpel gezegd doet ASML alleen de belichting (lithografie) van het patroon op een wafer (kristallijn silicium), andere machines doen een laagje aanbrengen of verwijderen e.d. Dat gebeurd voor iedere laag, een chip wordt opgebouwd uit meerdere lagen. En zoals in het artikel beschreven zijn sommige lagen gedaan met EUV en die zijn zeer precies terwijl andere in in een snellere/goedkopere machine gemaakt worden.
Als de wafer klaar is worden de individuele chips uitgezaagd en in een casing geplaatst, al deze machines zijn niet van ASML.
Het proces is ook te zien in dit filmpje van Global Foundries: https://www.youtube.com/watch?v=qm67wbB5GmI

[Reactie gewijzigd door tedades op 28 juli 2024 04:43]

[JanusJaap]

Een wafer een glasplaat noemen vind ik geen goede vergelijking...

Naar wikipedia voor het gemak:
"In de micro-elektronica is een wafer een dunne plak monokristallijn halfgeleidermateriaal"

De overeenkomst is idd dat er in glas ook silicium zit, maar goed, evt op basis daarvan een wafer een glasplaat noemen is niet ok. Daarnaast, glas is een isolator, wafers van silicium, zijn halfgeleiders.

Redelijk aardige info: https://wetenschap.infonu...worden-chips-gemaakt.html

[SSDtje]

Silicium is een donkergrijs broze metalloïde. Het is meestal vierwaardig maar kan ook tweewaardig zijn. Silicium dioxide(SiO2) is de meest voorkomende siliciumverbinding en als zand de meest voorkomende verbinding in de aardkorst. Het kan ook de vorm aannemen van o.a. kwarts, rotskristal, agaat, flint en opaal. In 1824 maakte Jöns J Berzelius als eerste zuiver silicium.

Metalloïden/semi-metalen vormen een groep elementen die qua eigenschappen tussen de metalen en niet-metalen in zitten. In het periodiek systeem zijn zij te vinden op de diagonaal van het P-blok van linksboven boor naar rechtsonder astatium. De reden daarvoor is dat de elektronegativiteit juist langs de andere diagonaal toeneemt.

[Reactie gewijzigd door SSDtje op 28 juli 2024 04:43]

[JanusJaap]

Mooie informatie, maar waarom als antwoord op mijn info/opmerking tav de glas vergelijking? Ziet er ook uit al een copy/paste van het web zonder verdere toevoegingen...

[SSDtje]

Bovenste gedeelte is zo goed als copy, paste inderdaad, maar heb er zelf nog wel even bij vermeld waar metalloïde voor staat, aangezien dat in het stuk niet duidelijk werd gemaakt, en wel degelijk van belang is, zoals je kunt lezen aan de info die ik er over gegeven heb.
En dan met name dit stuk: "Metalloïden/semi-metalen vormen een groep elementen die qua eigenschappen tussen de metalen en niet-metalen in zitten"

Edit: Typo

[Reactie gewijzigd door SSDtje op 28 juli 2024 04:43]

[JanusJaap]

Aha, ok, dank je. Zal er 'mijn neus eens in steken'.

[SSDtje]

Doe dat vooral, het is namelijk zeer interessante materie kan ik je vertellen, athans dat vindt ik dan.
Al moet je wel net even weten waar ze het soms over hebben, en daar kan de info van mij je in elk geval al een beetje mee vooruit helpen.

[tedades]

Ben vandaag op visite geweest bij het ASML experience center waar ze een boule hebben staan en wafers hebben liggen. Naast dat het een leuke plek is om een keer te gaan kijken ziet een onbewerkte wafer er uit zoals je zou verwachten van een donker zilveren ronde plaat.

[JanusJaap]

Tja, de wafer is maar saai om te zien. (vind ik) De machine daarintegen... Het experience center is echt een goed idee voor mensen die nooit in de cleanroom zijn geweest, of dat ook niet mogen. Van dichtbij is een machine nog indrukwekkender. Zeker als je weet wat er zich allemaal in afspeelt en wat er voor nodig is (geweest) hem verzonnen, uitgewerkt en werkend te krijgen.

[tedades]

Aangepast naar kristallijn silicium, dat is inderdaad heel anders dan glas.

[DonJunior]

Het had je gesierd om zelf met een goed onderbouwde reactie te komen in plaats van iemand compleet af te zeiken. Zeggen dat je er zelf meer verstand van hebt maar vervolgens geen verdere toelichting geven is erg jammer. Als je dergelijke informatie kan en wil delen voegt het ook daadwerkelijk nog wat toe aan de discussie en kunnen anderen weer wat van je leren.

[Steyn_E]

Ik ga toch ook helemaal niet in op het complete productieproces? Ik vroeg me gewoon af wat ie bedoelde met bakken. Als je het belichten van een wafer bedoelt (ik wel in deze) dan is het inderdaad de machine van ASML die de chips bakt. Bedoel je de assemblage, dan niet.

[JanusJaap]

Dan is het prettig om de tekst netjes te verbeteren en er de juiste uitleg bij te geven ipv alleen zeggen dat iets niet klopt.

[iCore]

Kleiner maar duurder, ze hebben geld nodig om het te maken, de machines te onderhouden en om onderzoek te doen.

[aicaramba]

Deels heb je gelijk, maar om chips met kleine transistors te maken op oude machines wordt steeds duurder. Juist wanneer je kleiner gaat wordt het wel goedkoper om in de nieuwe machines te investeren.

[rjberg]

Is de stap van 7 naar 5 niet makkelijker dan die van 5 naar 3? Moeten ze niet eerst naar 4? Of anders 3.5?

Want als je onder de 10 nm gaat zitten, denk ik dat je toch wat meer specifieke getallen moet geven dan 1 cijfer.

[MSalters]

Ik herinner me nog de tijd dat we van 1 um naar 0,8 gingen - al dit soort maten zijn niet super nauwkeurig. Dat moet je letterlijk nemen : de variatie tussen twee lijntjes is makkelijk 10%. Dat is praktisch onvermijdelijk - als we 7 nm ±1% konden maken, dan ook 5 nm ± 10%.

Dat verklaart waarom we nu wel betere opbrengsten krijgen van 14 nm processen; die krijgen we goed in de vingers.

[Castanje]

Goed nieuws !

[IndoBoy]

Die EUV machines die worden verkocht door ASML, of staan die gewoon bij ASML?

[Ghannes]

Staan bij klanten als Samsung

[JanusJaap]

ASML bedenkt, maakt en fabriceert machines en software die onderdeel uitmaken van het fabricage process van IC's (chips). En om iets specifieker te zijn, dat deel wat het werkende hart/kern van een IC is. Daarbuiten zijn nog enorm veel andere stappen nodig om van zand tot een werkend IC te komen.

[Reactie gewijzigd door JanusJaap op 28 juli 2024 04:43]

[Anoniem: 405779]

Heb een poosje bij ASML gewerkt. Nog altijd krijg ik warme gevoelens bij het lezen dat ASML het zo goed doet.