Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

IBM, GloFo en Samsung gaan gate-all-around transistors inzetten voor 5nm-chip

Door , 21 reacties

IBM, Global Foundries en Samsung hebben een methode gereed om zuinige 5nm-chips te produceren op basis van euv-lithografie. Ze maken geen gebruik van finfet-transistors, maar van gate-all-around transistors.

Bij de huidige 10nm-chips gebruiken chipfabrikanten finfets: een vin tussen source en drain wordt door een gate aan drie kanten omsloten en vormt een dubbele gate. Voor 5nm-productie zijn finfets ook wel te gebruiken, maar IBM, Samsung en Global Foundries denken met gate-all-around-, of gaa-transistors efficiëntere chips te kunnen maken. Bij gaa bevindt de gate zich helemaal om de nanodraden van channels en het grotere oppervlak van gates moet snellere, kleinere en zuiniger transistors mogelijk maken. IBM kan de nanolaagjes stapelen door euv-lithografie in te zetten.

IBM claimt dat 5nm-chips op basis van de techniek 40 procent beter presteren of 75 procent zuiniger zijn bij gelijke prestaties ten opzichte van vergelijkbare 10nm-versies. De techniek moet chips met de grootte van een vingernagel met 30 miljard transistors mogelijk maken, claimt IBM. Zover is het nog niet, voorlopig gaat het alleen om een productietechniek op papier. Details over de methode publiceert het bedrijf tijdens de VLSI Technology and Circuits-conferentie die deze week in Japan plaatsvindt, onder de noemer Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET.

Door Olaf van Miltenburg

Nieuwscoördinator

06-06-2017 • 19:09

21 Linkedin Google+

Reacties (21)

Wijzig sortering
Ben benieuwd hoe ASML hierop gaat reageren
Waarschijnlijk zijn ze er dolblij mee, want
IBM, Global Foundries en Samsung hebben een methode gereed om zuinige 5nm-chips te produceren op basis van euv-lithografie
... ASML zal wel de fabrikant zijn van die EUV lithografiemachines. :)

[Reactie gewijzigd door vanaalten op 6 juni 2017 19:50]

Klopt, het zijn inderdaad machines van ASML, bij dit artikel ook op de foto:
https://arstechnica.co.uk/gadgets/2017/06/ibm-5nm-chip/
Die kans lijkt mij vrij groot gezien het aantal concurrenten wat ASML heeft in de EUV markt ;)
Je hebt het hier over twee verschillende zaken. ASML bouwt machines om chips te maken, en de transistors zijn onderdeel van die chip. Het gaat hier dus om een nieuw type transistor.

Je productie proces staat hier dus min of meer los van maar ASMLs kindje is eigenlijk het enige proces om ze nu mee te maken op de gewenste schaal.
Je productie proces staat hier dus min of meer los van
Dat is in theorie wel waar, maar laten we eerlijk zijn: het punt dat je maakt is compleet theoretisch: in de praktijk is er precies één manier om die dingen te maken: EUV-litho machines bij ASML kopen.
Of misschien moet ik er "één economische manier" van maken, om electron beam litho uit te sluiten?
Vergeet multi-patterning niet ;)
Ik vraag me af of je dergelijke structuren nog met multi-patterning kan bereiken. Maar ook multi-patterning gebeurd met de machines van ASML. Welliswaar niet de EUV machines, maar de TWINSCAN (193 nm immersion lithography) units.
Dat lukt wel, alleen multipatterning is een van de redenen dat EUV om de hoek komt kijken. Waar een NXT triple of quadruplepatterning nodig heeft, kan EUV dit in één exposure doen. Die tijdswinst maakt EUV steeds meer en meer interessant voor meer structuren.
Ben benieuwd hoe ASML hierop gaat reageren
Met champagne, ASML maakt de EUV machines die hier voor nodig zijn. Ze zijn er al jaren aan bezig maar het lukt maar niet om het oude proces echt te vervangen. Iedere keer als EUV weer beter wordt lukt het ook weer om de oudere processen te verbeteren zodat het goedkoper blijft om het zonder EUV te doen.
Vroeg of laat zal dat wel veranderen en dit proces zou daar de aanleiding toe kunnen zijn.
Nouja...ASML krijgt het vooral niet voor elkaar om de EUV machines op specs te krijgen. De wafer throughput van de machines zit nog lang niet op het niveau dat ze eigenlijk 3 jaar geleden al hadden willen bereiken. Ze maken wel langzaam kleine stapjes (wat dan weer groots naar buiten wordt gebracht), maar wel kleinere stappen dan ze zelf hadden voorzien. Ook de uptime van de machines is ver beneden niveau. Ik meen dat ze iets van 90% uptime halen, waar je in een fab (dat miljarden heeft gekost om neer te zetten en tientallen of honderden miljoenen kost om draaiend te houden) een zo hoog mogelijke uptime wil hebben. De "oude" immersion lithography machines doen het op dit aspect ook veel beter (ik meen >99% uptime), maar met de EUV machines heeft ASML moeite om een fatsoenlijke uptime te halen.
Ja dat niet alleen .
De vraag is wat voor een chip ze gaan maken.
Eentje voor de telefoon of een desktop processor of van een spelcomputer , smart Phone?
Die finfet technologie is er al een tijdje maar wilt wel zeggen dat het om een piep klein procede gaat.Maar wat gaan ze maken is de vraag.
Alle soorten, net zo dat dat nu is met 14 en 10nm. (14nm Intel kun je vergelijken met 10nm Samsung, de getallen zeggen niet alles vanwege verschillende productieprocessen en maatstaven van fabrikanten)
De getallen zeggen eigenlijk helemaal niks. Sinds de 45/32nm node is de aggressive scaling van de gate-lengte wel opgehouden. Ipv dat er gescaled wordt met een factor 0.5-wortel(2)/2 (zoals de namen van node naar node toen geloven) is de werkelijke scaling factor iets van 0.9. Waar vroeger de naam de lengte van de gate aangaf (wat ook niet helemaal waar was, want sommige 65nm processen hadden al een 45nm gate lengte), geeft het nu aan welke prestaties je van de transistor mag verwachten. Van transistoren van een 14nm node process mag je verwachten dat ze de prestaties leveren die je van een (planer?) MOSFET met een gatelengte van 14nm verwacht. Dat het ding helemaal geen gate lengte van 14 nm heeft,maar ergens tussen de 20 en 30 nm, daar maakt niemand in de wereld zich druk om. Het klinkt mij altijd een beetje in de oren als een marketing verhaal: Kleinere getalletjes, dus meer beter.
GaaFET is qua transistorvorm gewoon FinFET (Intel FinFET heet ook wel Tri-gate) maar met onderbroken vin: Als je op de afbeelding iedere keer de drie boven elkaar sraande bolletjes (van drain of source) met elkaar verbind en naar beneden doortrekt heb je exact de vin van FinFET. Het enige nieuwe is dat er stukjes gate tussen de vin en eronderdoor lopen. Tri-Gate was aan drie zijden een gate, GaaFET aan vier zijden.

Omdat GaaFET dus een FinFET is met nog meer raakvlakken met de gate zullen de toepassingen ook vast gelijk zijn.
Dat is wel wat kort door de bocht. Ze zien er misschien qua basisvorm hetzelfde uit, maar ze zijn zeker niet hetzelfde. De technieken die je moet gebruiken om je ruimte tussen je nano-wires weg te etsen (of om de volgende nano wire te laten groeien op de gate van de vorige nano wire) is wel echt vele malen ingewikkelder dan het maken van FinFETs. Het idee hiervan is juist om zoveel mogelijk gate-oppervlakte te krijgen per waferoppervlakte. Omdat het schalen van de gate-lengte niet echt meer zijn ding doet (lees als iets van 10% per generatie ipv 30% tot 50%), bedenken de process technologists andere manieren om de footprint van de transistoren kleiner te krijgen. De finFET is daar dan weer een mooi voorbeeld van waarbij men het voor elkaar heeft gekregen om veel meer gateoppervlakte per waferoppervlakte. Dit is dan weer de volgende stap waarbij de gate-lengte waarschijnlijk nauwelijks korter is dan bij de vorige generatie, maar de footprint van de transistoren wel weer kleiner is geworden.

Toepassingen zullen wel hetzelfde zijn. Digitale logica (microprocessoren e.d.). Analoge designers wagen zich niet aan deze processen omdat het voor hun toepassingen (denk aan AD/DA converters, RF transmitters/receivers) overall vaak geen voordelen biedt om kleiner te gaan.
Mobiele chips voor Samsung, chips voor andere apparaten die minder zuinig en snel hoeven te zijn worden als laatst overgezet naar nieuwere procedés.
IBM chips voor de zakelijke markt. Maar ik neem aan dat AMD ook van de techniek gebruik kan maken bij GloFo.
Als Lee de Forest 't eens zou kunnen zien
Ook als hij nog leefde zou hij het niet kunnen zien. 5 nm is *erg klein*.
Op de uitvergrootte afbeelding onder het artikel zijn ze anders prima zichtbaar.
Je snapt de hint dus....
maar er bestonden toen ook al microscopen hoor

Op dit item kan niet meer gereageerd worden.


Apple iPhone X Google Pixel 2 XL LG W7 Samsung Galaxy S8 Google Pixel 2 Sony Bravia A1 OLED Microsoft Xbox One X Apple iPhone 8

© 1998 - 2017 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Hardware.Info de Persgroep Online Services B.V. Hosting door True

*