Belgische onderzoeksinstelling imec start een consortium met 26 Europese universiteitsgroepen, om onderzoek te doen naar nieuwe chipproductietechnieken. Samen gaan ze werken aan een nieuw concept, waarbij veel chips op elkaar worden gestapeld voor betere prestaties.
De groep gaat zich richten op zogenaamde CMOS 2.0-chips, schrijft imec in een persbericht. Onder dat concept kunnen toekomstige chips nog sneller worden gemaakt, ook als de onderliggende transistors zelf amper nog kleiner kunnen worden.
Onder dit nieuwe CMOS 2.0-consortium worden 26 PhD-trajecten gefinancierd. PhD-studenten gaan bij hun eigen universiteit aan de slag met het project. De verschillende universiteiten en imec willen zo samen de fundering leggen voor de chiptechnieken van de toekomst. Onder de deelnemers vallen onder meer de TU Delft, naast drie Belgische universiteiten: de Katholieke Universiteit Leuven, Universiteit Gent en de ULB.
De onlangs geopende NanoIC-pilotlijn gaat een belangrijke rol spelen in deze onderzoeksgroep, bevestigt imec. Deze proeffabriek staat vol met apparatuur om geavanceerde chips mee te bakken. Studenten krijgen daar toegang tot zogeheten pdk's: setjes ontwerpregels om chips mee te ontwikkelen. Het consortium gaat gebruikmaken van die pdk's en de cleanroom in zijn onderzoekswerk.
:strip_exif()/i/2008060786.jpeg?f=imagegallery)
Gestapelde chips moeten de toekomst worden
Imec deelde in 2024 al zijn visie rondom CMOS 2.0. Huidige chips worden opgebouwd uit kleine schakelaars, genaamd transistors. Door transistors te verkleinen, passen er meer in een enkele chip; chips met meer transistors zijn over het algemeen sneller en kunnen meer. Maar het verkleinen van transistors wordt steeds lastiger, naarmate ze dichter bij de limieten van de natuurkunde komen.
Met CMOS 2.0 kunnen chips verder verbeterd worden, ook als de 'gewone' transistorroadmap op zijn einde loopt. CMOS 2.0-chips zouden bestaan uit een groot aantal chiplets die boven op elkaar worden gestapeld.
Die lagen zouden allemaal een eigen doel hebben. Denk aan verschillende 'logic'-lagen, ieder met verschillende soorten cpu-cores, maar bijvoorbeeld ook lagen met cache. Door al die elementen op elkaar te stapelen, passen er nog steeds meer transistors in een chip van hetzelfde formaat. Bovendien kan voor iedere laag een ander productieproces gekozen worden; dat is in theorie kostenefficiënter.
Het stapelen van chips is niet nieuw; chipmakers doen het al langer. Maar tot nu toe bleef de toepassing daarvan beperkt tot een relatief klein aantal lagen. Met CMOS 2.0 wordt dat nog verder opgerekt. Dat zorgt dus voor meer vrijheid bij het ontwerpen van de chips, maar ook gewoon voor betere prestaties.
:strip_exif()/i/2008060788.jpeg?f=imagegallery)
Uitdagingen en nieuwe samenwerkingen
Er komen wel uitdagingen bij dit concept kijken. Door zoveel lagen op elkaar te stapelen, wordt het productieproces bijvoorbeeld een stuk ingewikkelder. Ook de warmteproductie van de chips moet beheersbaar blijven en de chipontwerpsoftware moet hiervoor geschikt worden gemaakt. Die uitdagingen moeten in de komende jaren worden opgelost.
Het consortium gaat onderzoek doen naar de mogelijkheden van het CMOS 2.0-concept. In de toekomst zullen bovendien soortgelijke samenwerkingen worden opgezet, bijvoorbeeld rondom geavanceerde materialen en 'alternatieve computersystemen', schrijft imec.
Terugkijken: Tweakers mocht onlangs naar binnen in de NanoIC-pilotlijn.
:strip_icc():strip_exif()/i/2006846190.jpeg?f=fpa_thumb)
:strip_icc():strip_exif()/i/2007601278.jpeg?f=fpa_thumb)
:strip_icc():strip_exif()/i/2005286184.jpeg?f=fpa_thumb)
:strip_exif()/i/2005344592.jpeg?f=fpa)
:strip_exif()/i/2004887156.jpeg?f=fpa)
:strip_exif()/i/2006846208.jpeg?f=fpa)
/i/2007814796.webp?f=fpa)
:strip_exif()/i/2007339794.jpeg?f=fpa)
:strip_exif()/i/2007319746.jpeg?f=fpa)
/i/2006869164.png?f=fpa)
/i/2001992947.png?f=fpa)
:strip_icc():strip_exif()/u/715918/crop6270f596785bb_cropped.jpg?f=community){kind=small}
:strip_icc():strip_exif()/u/483467/avatar.jpg?f=community){kind=avatar}
