Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Samsung start later dit jaar ontwikkeling 4nm-procedé

Samsung start in de tweede helft van dit jaar de ontwikkeling van zijn 4nm-node voor chipproductie. De Koreaanse fabrikant wil nog dit kwartaal zijn 5nm-procedé voor chips gereed krijgen.

Samsung gaf een update over zijn chipproductieplannen tijdens de bekendmaking van de kwartaalcijfers. Dit kwartaal wil Samsung beginnen met de leveringen van 7nm-chips en de voorbereidingen voor de 5nm-ontwikkeling afronden. In de tweede helft van 2019 wil Samsung vervolgens al beginnen met de ontwikkeling van zijn 4nm-procedé.

Bij de 7nm,-, 5nm- en 4nm-productie zet Samsung euv-machines in. Het bedrijf zet bij de 7nm-productie euv in voor de meest kritische lagen maar de bedoeling is dat de opvolger voor de immersielithografie voor steeds meer lagen gebruikt gaat worden.

Samsung meldt verder de 1y-nanometerproductie van dram in de tweede helft van dit jaar te willen verhogen en de massaproductie van de 1z-nm-productie te willen starten. Met 1znm doelt Samsung op zijn derde generatie 10nm-productie voor ddr4, met een afmeting voor de kleinste chipstructuren van rond de 12nm.

Samsung is flink aan het investeren in zijn chipproductie. Het bedrijf wil in 2030 de grootste chipmaker zijn. Twee weken geleden maakte Samsung bekend te werken aan een 6nm-productiemethode.

Achtergrondinformatie over de productie van chips en het verschil tussen euv en immersielithografie staat in de achtergrondartikelen Hoe worden chips gemaakt? en Klein, kleiner, kleinst: de weg naar 5nm-chips.

Door Olaf van Miltenburg

Nieuwscoördinator

30-04-2019 • 14:08

20 Linkedin Google+

Reacties (20)

Wijzig sortering
Het zou toch eens tijd worden voor een universele standaard. Is leuk dat 5 en 4nm. Maar het is niet 1 op 1 te vergelijken met die van de concurrent. Daardoor lijkt 4nm van de één beter dan 6nm van de ander, maar kan in de praktijk vergelijkbaar zijn wat betreft transistors/oppervlak en performance/energieverbruik.
Dat komt omdat ze niet allemaal dezelfde structuren gebruiken. Tegenwoordig heeft de node-definitie weinig meer te maken met de pitch (de afstand tussen twee vergelijkbare structuren) of de critical dimension of CD (de afmeting van de structuur zelf). Verder hangt de pitch en de CD ook weer af van of je geheugencellen of transistoren schrijft, en dan ook weer welk stukje van je cel of transistor je maakt. Het is dus heel lastig om er een getalletje aan te hangen.

Vroeger was de node-dimensie dezelfde als de gate width van je transistor, maar sinds we andere types transistoren gebruiken, is die niet persé kritiek meer, en kan je dus meer transistoren in je chip passen, zonder de afmeting van de gate te veranderen.

Het is dus heel lastig om één stickertje op een node te plakken. Wel kan je bijvoobeeld met een nieuw proces ineens je chip 20% kleiner maken. Dat komt dan overeen met een reductie van 10nm naar 8nm, zonder dat ook maar iets in je chip 8nm hoeft te zijn.

Een mooi voorbeeld hiervan staat hier: https://en.wikipedia.org/wiki/10_nanometer
Je kan daar bijvoorbeeld lezen dat Intel een duidelijke formule gebruikt voor het bepalen van het node-getal. Geen enkele pitch is onder de 34 nm. Ik weet niet precies wat voor gate-width (CD) ze gebruiken, maar bij de 14nm-generatie was dat volgens wiki 8nm. Waarschijnlijk is die gate dus ook wat kleiner geworen, maar misschien hebben ze alleen de pitch, en niet de CD aangepast.

[Reactie gewijzigd door Blokmeister op 30 april 2019 14:47]

Dit soort verhalen kan ik allemaal niet meer volgen.

Waarom niet het aantal schakelingen per vierkante cm als algemene aanduiding gebruiken? Of anders het omgekeerde van de wortel daarvan als groottemaat voor een schakeling? Dat laat zich toch zonder veel moeite uitrekenen?

Uiteindelijk gaat het er toch om om uitdrukking te geven aan de schaal(verkleining) en daarmee de opbrengsthoeveelheden per wafer. Prestatie, energieverbruik en productiekosten staan daar enigszins los van, en zijn afhankelijk van gebruikte ontwerp en productie-technologie. Maar het geeft een idee van de vooruitgang die bedrijven maken in de schaal, want dat is waar de Wet van Moore op baseert is en waar men aan appeleert.

[Reactie gewijzigd door Elefant op 30 april 2019 16:55]

Waarom niet het aantal schakelingen per vierkante cm als algemene aanduiding gebruiken?
Omdat niet elke schakeling even groot is. Wat je hier voorstelt is een beetje vergelijkbaar met een poging om te kijken of guldenmuntjes of euromuntjes groter zijn: gewoon even tellen hoeveel muntjes er op een vierkante meter passen, toch? Maar pak je muntjes van 5 cent of van een euro, dat maakt een flink verschil. En "een gemiddelde schakeling uit een chip" is net zoiets als "een gemiddeld muntje uit een portemonnee": die bestaat niet. De verzameling muntjes in mijn portemonnee is anders dan bij jou en de verzameling schakelingen op een chip hangt er helemaal vanaf wat voor chip het precies is: logica ("cpu"), geheugen of iets met veel analoge componenten, dat maakt een enorm verschil.
de Wet van Moore
Het probleem met de Wet van Moore is dat het helemaal geen Wet is. Als je een bowlingbal van een toren naar beneden gooit, dan vertelt de wet van de zwaartekracht hoe hard ie naar beneden valt. Bij de Wet van Moore is het precies andersom: die vertelt de mensen die het nieuwe procedé ontwerpen hoe hard ze moeten werken om te voldoen aan De Wet. Dat is belangrijk, want op het moment dat een Intel of een AMD een nieuwe architectuur begint te ontwerpen (een proces dat meerdere jaren duurt) dan gaan ze niet uit van wat de fabs op dit moment kunnen maken, want dan zou die nieuwe architectuur, als ie net klaar is, meteen hopeloos verouderd zijn. In plaats daarvan schatten ze in (met Moore's Law!) wat er mogelijk zal zijn tegen de tijd dat het ontwerp klaar is.

Als ze dan uiteindelijk met hun ontwerp (waar jaren werk en honderden miljoenen in zijn gestoken) bij de fab aankomen, dan moet die dat wel kunnen produceren... En rond diezelfde tijd komen ook allerlei andere bedrijven hun chips (die volgens dezelfde "ontwerpen voor de toekomst"-methode zijn bedacht) klaar. Dan kan die fab maar beter zorgen dat ze in staat zijn om dat soort chips te maken, anders lopen ze heel veel geld mis..., dus gebruiken ook zij de Wet van Moore om te weten wat er over een paar jaar van ze verwacht wordt door hun klanten. Een veel betere naam zou dus zijn "Moore's self-fulfilling prophecy" ("Moore's Law klopt omdat iedereen erin gelooft dat ie klopt"), maar ja, dat klinkt minder goed.
Je slaat de spijker op zijn kop.

Het is ook lastig te volgen met dit systeem. Maar vergeet niet dat het aantal schakelingen per vierkante cm niet persé geldig is. Een CPU is meer dan alleen maar transistors. Er zitten ook interconnects, geheugencellen enzovoort op. Stel dat je je CPU-structuur optimaliseert, je transistors kleiner maakt en meer cache-geheugen erbij zet. Dan heb je nog steeds dezelfde transistordichtheid, maar wel meer structuren op hetzelfde oppervlakte. Maar als je dan de ratio tussen transistors en geheugen is dan anders.

Stel dat je dan iets compleet anders maakt, zoals bijvoorbeeld RAM of FLASH. Dan moet je weer compleet andere getallen gaan gebruiken.

Het mooie van nodes is dat wij van de chipindustrie ongeveer kunnen zien wat voor resolutie er nodig is. Ookal zijn je structuren anders, voor de 7nm node zijn overal ongeveer dezelfde eisen. Dat verschilt dan weer een klein beetje per chipfabrikant natuurlijk.

Maar ik ben het wel met je eens dat het verwarrend is.
Helemaal mee eens gewoon het beestje bij de naam noemen en niet gaan lopen sjoemelen.

Gewoon de dichtheid in nm gebruiken en niets anders.
Helemaal mee eens gewoon het beestje bij de naam noemen
Is gewoon eerste aangekondigde proces met MCB-FET aka GAA-fet aka Nano-sheets aka 'geknipte vinnen'. Dat zegt >90% van de Tweakers niets, en precies voor die mensen is het modelnummer '4' bedoeld, net zoals Intel vaak weinigzeggende modelnummers heeft als i9, i7, i5 en i3.

Het gaat om maximaliseren van de contact oppervlakken: Een muurtje van 50 cm hoog (vin) heeft meer oppervlakte dan een muurtje van 10cm hoog (voordat FinFET er was). Wil je dat muurtje van 50cm nog meer oppervlakte geven, kan je er horizontale gleuven in maken, de onderkant en bovenkant van die gleuven is dan extra contact oppervlakte. Zo krijg je meerdere verticaal van elkaar gescheiden muurtjes, dat zijn de 'multiple Channel bridges'.

https://www.eenewsanalog....stors-3nm-node-0/page/0/1

Die meerdere laagjes muur worden geproduceerd door nano-dikke laagjes.
Er is geen standaard voor dus nogal logisch dat dat overal wat anders berekend is. Maargoed sjoemelen heeft toch weinig nut dus ik betwijfel of het daar om te doen is. De meeste consumenten hebben geen idee, en zij die het wel kennen weten zeer waarschijnlijk dat het niet altijd wat zegt.

Maar het zijn vooral fabrikanten die die chips kopen en heus wel snappen wat het allemaal inhoud...
Als dat het geval was hadden ze het gewoon genoemd wat het is.
Consumenten checken specs zien in product A 10nm en in product B 7nm gaan zoeken en een basis zoekopdracht zegt dan lager is beter en nieuwer.

De consument is dus wel degelijk te foppen.
Maar het is wel degelijk erg moeilijk om te zeggen wat het daadwerkelijk is. Een chip is niet uit te drukken in één parameter. Je zou dan de pitch, critical dimension, roughness, proximity bias, etc. moeten noemen voor elke structuur en elke laag van je chip. Dat is voor de consument veel onduidelijker dan gewoon een getalletje met 'nm' erachter.

Je kan bijvoorbeeld de hoeveelheid transistors constant houden, maar toch nauwkeuriger printen, waardoor je verschillende lagen beter aansluiten, je transistors beter schakelen, en je je chip hoger kan klokken, waardoor hij dus sneller is. Dan verander je de roughness en proximity bias en wellicht je critical dimension, maar niet je transistordichtheid die van je pitch afhangt.

Op dezelfde wijze kan je ook je pitch omlaag gooien, waardoor meer transistors op je chip passen. Maar als je dat doet zonder andere vergaande verbeteringen aan je proces door te voeren, gaan je yields, of desnoods de prestaties van je processor omlaag.
Dat is voor de consument veel onduidelijker dan gewoon een getalletje met 'nm' erachter.
Maakt het voor de consument echt uit? Wat heb je liever, een chip die beter presteert (wat, net zoals "transistorgrootte" niet in één getal is uit te drukken) of een chip waar kleinere transistoren in zitten? Ik denk dat het tijd wordt om het tot "de consument" door te laten dringen dat je in de praktijk geen nuttige informatie uit dat getal kunt halen.
Dat is natuurlijk wel een goed punt. Echter ben ik het niet met je eens dat je er echt geen nuttige informatie uit kan halen. de 64nm nodes zijn wel degelijk veel groter dan de 10nm nodes. De 8nm node zal ook weer kleiner zijn dan de 10nm node. Dat verschilt een klein beetje per fabrikant, maar toch kan je er wel wat informatie uit halen. Maar voordat je weet wat dat betekent, moet je je wel even inlezen.

Maar hetzelfde geldt eigenlijk voor alle elektronica. Je kan van een telefoon met meer RAM niet zeggen dat hij altijd sneller is, hetzelfde voor een telefoon met een snellere GPU. Toch is hij in bepaalde speciale gevallen wel sneller of stabieler. Maar voordat je dat weet, moet je je wel even inlezen in wat de verschillende componenten van je telefoon doen.
Als dat het geval was hadden ze het gewoon genoemd wat het is.
Wat is het dan?

De consument is zeker te foppen veel makkelijker dan het met hoeveel nm de chip wel of niet zou zijn. Bij de MM staat dat ook echt niet op het bordje wat bij de telefoons hangt...

De verschillen zijn gelukkig ook niet zo extreem, eigenlijk in de marge spelen met getallentjes. Wara het vroeger veel grotere stappen leken.

[Reactie gewijzigd door watercoolertje op 30 april 2019 17:53]

Je kan veel beter kijken wat het doet. als het ding 2 keer zo snel en zo zuinig is maakt het mij niet uit als ie met radiobuizen van grafeen gemaakt is.
3D NAND is zoiets - ouderwetse lithografie, maar moderne materialen dus toch hoge dichtheid.
Wat maakt het nou uit?

Voor 99.9% van de consumenten is het sowieso niet relevant of interessant.

En een bedrijf die zijn chips door Samsung wilt laten bakken zal heus niet in de "marketing" trappen, die weten heus wel het verschil tussen de nodes.
Maar is die eigenschap alles zeggend over de performance dan? De implementatie is net zo belangrijk voor wat men er mee kan.
Appels met peren vergelijken kan prima als je de kleur groen als eigenschap kiest.
Gaat wel erg hard bij Samsung. Ik denk dat ze toch wel de marktleider worden op ten duur. Hebben de capaciteit en geld en alles rondom dat om veel te bereiken.

Ze durven veel omdat ze dit kunnen veroorloven. Zoals met de fold phone .
Het lijkt hard te gaan.
Ze zijn gewoon nog creatiever met naamgeving als TSMC. 1z-nm oftewel 12nm maar het lijkt 1 te zijn.

Wat we moeten geloven van deze 4nm tja wie zal het zeggen.
Qua dichtheid zit samsung 8nm op het level van intels 10nm.

En aangezien het best een aantal jaren duurt voordat ze ook maar tot een product komen wat de markt op kan kan je zo 5 jaar verder zijn.
Intel is vooral goed in het maken van 1 type chip.
Andere fabrikanten gebruiken een iets grover proces, maar dan is het wel 'u vraagt wij draaien'.
Begrijp ik het dan goed dat Samsung 10, 8 ,7, 6, 5, en 4 nm nodes heeft (gehad) in 2020?


Om te kunnen reageren moet je ingelogd zijn


OnePlus 7 Pro (8GB intern) Microsoft Xbox One S All-Digital Edition LG OLED C9 Google Pixel 3a XL FIFA 19 Samsung Galaxy S10 Sony PlayStation 5 Politiek en recht

Tweakers vormt samen met Tweakers Elect, Hardware.Info, Autotrack, Nationale Vacaturebank, Intermediair en Independer de Persgroep Online Services B.V.
Alle rechten voorbehouden © 1998 - 2019 Hosting door True