TSMC deelt eerste details over 3nm-procedé en wil testproductie in 2021 starten

TSMC heeft voor het eerst details over zijn N3-node gedeeld. In 2021 begint de fabrikant met risk production van 3nm-chips. Meer grootschalige productie volgt in de tweede helft van 2022. Daarnaast verwacht het bedrijf dit jaar een toename van de productie van 5nm-chips.

De eerste details over de zogenoemde N3-node werden gedeeld in een earnings call met investeerders, die uiteen is gezet door WikiChip. Dit 3nm-procedé wordt gemaakt met finfets, zo meldt de Taiwanese chipfabrikant. Het bedrijf heeft naar eigen zeggen 'meerdere technologieën' overwogen, maar uiteindelijk toch besloten om bij finfets te blijven vanwege de 'volwassenheid' en prestaties van die technologie. Ook zou het gebruik van finfets financieel gunstiger zijn.

De N3-node heeft naar verwachting een toegenomen dichtheid van 70 procent ten opzichte van TSMC's 5nm-procedé. Volgens WikiChip komt dit neer op ongeveer 291 miljoen transistors per vierkante millimeter. Ter illustratie: huidige 7nm-procedé van de chipproducent heeft per vierkante millimeter 91 miljoen transistors. Het N5-procedé op 5nm heeft iedere mm² zo'n 171 miljoen transistors, schrijft WikiChip.

Vergeleken met de N5-node, moet het 3nm-proces volgens de TSMC 10 tot 15 procent beter presteren bij gelijkwaardig stroomverbruik. Op dezelfde snelheid verbruikt de N3-node 25 tot 30 procent minder stroom dan het 5nm-procedé. De chipfabrikant zal in 2021 beginnen met zogeheten risk production van de N3-node. In de tweede helft van 2022 moet meer grootschalige productie starten.

De (verwachte) dichtheid van TSMC-processen tot 3nm. Afbeelding door WikiChip

TSMC verwacht daarnaast dat het zeer snel een stijging zal zien in de productie van 5nm-chips voor mobiele apparaten en high-performance computing, ook wel hpc. Deze markt bestaat bijvoorbeeld uit servers, supercomputers, netwerkapparatuur en overige enterprise-apparaten. Het bedrijf is al begonnen met de productie van 5nm-chips en meldt goede yields. Onder andere Apple zal dit jaar naar verwachting 5nm-chips afnemen voor de aankomende iPhones. Ook AMD zou eind dit jaar 5nm-productiecapaciteit willen boeken, maar dat wil niet zeggen dat we dit jaar al AMD-producten op dit proces zullen zien. De Zen 4-architectuur op basis van 5nm staat bijvoorbeeld voor 2022 in de planning. De N5-node moet in 2020 goed zijn voor 10 procent van de wafer-inkomsten van de halfgeleiderproducent, zo meldt het bedrijf.

Verder merkt de fabrikant een groei van 7nm-afname op. In het eerste kwartaal van 2020 was TSMC's 7nm-aanbod goed voor 35 procent van de inkomsten uit wafers. Het bedrijf had het afgelopen kwartaal een omzet van ongeveer 10,31 miljard dollar, omgerekend ongeveer 9,48 miljard euro. Dat is 0,8 procent minder dan het voorgaande kwartaal, toen de chipfabrikant een omzet van 10,54 miljard dollar boekte. In het eerste kwartaal van 2019 bedroeg de omzet de chipproducent overigens 7,10 miljard dollar.

Het afgelopen kwartaal zijn de inkomsten door verkoop van smartphone-chips gedaald met 9 procent, waarmee de verkoop van dergelijke chips goed is voor 49 procent van de totale omzet. Het bedrijf verwacht dat de inkomsten uit smartphone-chips 'zwak' blijft in het tweede kwartaal van 2020. Inkomsten uit desktopproducten voor consumenten steeg met 44 procent. Dit marktsegment is nu goed voor ongeveer 5 procent van de totale omzet.

Het bedrijf schat dat het in het komende kwartaal zo'n 10,4 miljard dollar aan totale omzet zal boeken. In de tweede helft van 2020 verwacht de fabrikant een lagere omzet. Dit zou onder andere komen door het nieuwe coronavirus, SARS-CoV-2, waardoor de productiecapaciteit van de halfgeleiderproducent mogelijk niet volledig kan worden gebruikt, meldt Wendell Huang, vice-president van TSMC.

Afbeeldingen door WikiChip

Reacties (26)

[FrozenPK]

Binnen enkele jaren kunnen we dus een volwaardige productielijn op 3nm verwachten. Maar wat zijn de opties hierna? de theoretische 0,2nm? Hoe kan er nog worden geïnnoveerd nadat het 3nm procedé volledig is geoptimaliseerd (of zodra we het fysieke limiet van verkleining van de transistors hebben bereikt)?

[Reactie gewijzigd door FrozenPK op 22 juli 2024 23:58]

[kidde]

N3 is TSMC's laatste FinFET node.
N5 is Samsungs laatste FinFET node, beweren ze.

De oppervlakte per spanningsverschil wordt steeds kleiner, als je transistors kleiner worden, dus de oppervlakte moet groter.

Na FinFET wordt de vin (die 'verticaal rechtop staat') in horizontale repen gehakt.

Stel, je hebt een dikke betonnen muur, met hoogte h lengte l en breedte b. Het oppervlak is dan 2^.h^.l^.b.

Stel, je maakt er n horizontale gleuven in, dan wordt je nieuwe oppervlakte 2^.h ^. + 2^.n^.b^.l

Het is dus een soort paarden hindernis structuur met meerdere balken, waarbij de gate om de balken zit : Gate all around FET (GaAFET).

Samsung ging hier voor 3nm al mee aan de slag, TSMC perst nog een laatste node uit FinFETs voor 3nm. Dus TSMC neemt minder risico.

Hoe maak je een hindernis met dikke betonnen balken: In laagjes. Laagje zand, dan laagje zand waar je een betonnen balk in giet. Laagje zand erbovenop. Dan daarbovenop weer een laag zand waar je weer een betonnen balk in giet.

De lagen zijn de 'sheets'. Daar wordt ook vaak naar gerefereerd bij GaAFET.

IBM schijnt er een goed proces voor te hebben, en Samsung beweert dat ze dat ook hebben (Ed: Werkte met IBM / GloFo samen in de Common Platform Alliance, bij Suny Polytech NY, een soort 'tegenhanger' van IMEC).

@TonAK: Goed gezien ,heb t verbeterd. Zijkanten van de muur tellen niet mee; die hebben geen contact met de gate.

[Reactie gewijzigd door kidde op 22 juli 2024 23:58]

[TonAK]

Dank voor je uitleg. Echter, volgens mij is de oppervlakte 2 x H x L + 2 x H x B + 2 x L x B (H is hoogte, L is lengte en B is breedte of dikte van de muur). Bij N sleuven neemt de oppervlakte toe met 2 x N x L x B. Elke sleuf voegt een onderkant en een bovenkant toe.

[Reactie gewijzigd door TonAK op 22 juli 2024 23:58]

[Sten Vollebregt]

Intel verwacht in 2029 een 1.4 'nm' node te hebben: https://www.anandtech.com...roadmap-from-2019-to-2029

Dus je kan nog een N2 en N1.4 'nm' node verwachten. Ik zeg expres 'nm' want de nummer aanduiding in de node naam slaat al lang niet meer op de kanaallengte van de transistor: https://en.wikichip.org/wiki/technology_node

De fysieke dimensies van de transistor zijn groter dan wat de node naam doet vermoeden, maar door wat slimme trucs toe te passen kunnen ze het aantal transistoren per mm2 wel opkrikken. Transistordichtheid is dan ook de meest relevante parameter hier. Op een gegeven moment gaan we ook de hoogte in, zoals bij geheugen al het geval is. Voor geheugen is dit trouwens een stuk eenvoudiger omdat de warmte die gegenereerd wordt in geheugen meevalt. In CPUs is deze hoger en met steeds hogere aantal transistoren per mm3 wordt het lastiger om dit naar het oppervlak van de chip aft te voeren.

[mikesmit]

Eerst zien dan geloven bij Intel. Ze hebben al de grootste problemen met 10nm procedes laat staan hoe het ze af zal gaan met 5nm en 3nm.

Het zal ze ongetwijfeld gaan lukken maar binnen 9 jaar lijkt me sterk gezien ze keer op keer hun roadmap niet halen

[Reactie gewijzigd door mikesmit op 22 juli 2024 23:58]

[Knijpoog]

de Intel problemen lagen toch bij 10nm of krijgen we nu weer het hetzelfde verhaal bij 7nm??

[mikesmit]

Gecorrigeerd

[bbob]

Het verhaal van intel is een verwachting van intel zelf. Je kan dat echter gewoon voor de industrie in het algemeen nemen. Intel bak de chips de machines die dit mogelijk moeten maken komen toch van bouwers als asml.

[SuperflipNL]

Stacken, de hoogte in. Maar dan loop je ook tegen bijwerkingen aan, zoals in 3D nand. Of je moet weer naar AMD chiplet design variant of mega die's zoals threadripper.

[Damic]

mega dies zoals threadripper? Heel de Zen architectuur is op hetzelfde principe gebaseerd, snij een cpu in stukken en de stukken die slecht schalen laat je op een oudere node (IIO-die zit nog op 12nm) de cpu die's zelf zijn allemaal 7nm, zowel in Threadripper/Ryzen/Epyc. Er is 1 uitzondering en dat zijn de huidige Renoir die's die zijn monolitisch (CPU+gpu in 1)

[sympa]

3D nand is een heel slimme truuk, maar een die niet op een 'algemene' chip toe te passen is. De lagen hebben namelijk heel beperkt een tegelijk heel simpele functionaliteit. Daardoor is het een hele berg van losse bits. Handig voor flash, maar niet voor een CPU. (Je kan dus niet op deze manier 32 CPUs op elkaar stapelen).
Ik denk dat ook de adresseersnelheid beperkt zal zijn. Geen idee, maar zo'n hele laag tegelijk aansturen kost best wat energie. Alweer maakt dat bij flash niet zoveel uit, want van die hele laag haal je uiteindelijk heel veel data af.

[atthias]

ik heb gehoord dat men onderzoek doet naar graphene eventueel

zoals hier word vermeld https://old.reddit.com/r/...over_a/fnuvjru/?context=3

https://old.reddit.com/r/...over_a/fnui3y4/?context=3

[lezzmeister]

Er waren meer opties. Massaproductie van grafeen is nog een probleempje voorlopig.

[atthias]

correct that word ook vermeld in de links

[Opa73]

In theorie zou bij een halvering van de node de transistordichtheid met een factor 4 moeten stijgen (2 x 2 = 4) bij een gelijk aantal lagen (hoogte). Uitgaande van de daadwerkelijke stijging heb ik hieronder een tabel met de node afmeting volgens TMSC vs de effectieve node grootte met de 16nm als ijkpunt:

16 nm = 16 nm
10 nm = 11,87 nm
7 nm = 9.00 nm
5 nm = 6.57 nm
3 nm = 5.04 nm

Nog altijd een mooie vooruitgang maar minder spectaculair als je op grond van de node afmetingen zou verwachten.

[Ruw ER]

Hebben ze hier nieuwe machines van ASML voor nodig, of hoe werkt zoiets?

[kidde]

Op dit moment is vziw de ASML NXE:3400C de beste machine met hoogste doorvoer-snelheid voor EUV productie.

ASML is de enige fabrikant die deze machines met een doorvoer-snelheid van ca 250 wafers per uur kan maken (wafer is zo'n ronde schijf sillicium van 300mm tegenwoordig; 450mm was gepland maar niemand wilde de overgang van 300 naar 450mm betalen).

Wat nu de limiet bepaalt van hoe klein het kan, is de 'optica', tussen aanhalingstekens want EUV-licht is onzichtbaar voor mensen.

Hoe klein de 'optica' kan projecteren, wordt gemeten met een NA-getal, gecombineerd met golflengte van het EUV licht: Kleinste detail ~ lambda / NA.

Om nog kleiner te gaan dan de N5 node, heb je een kleinere golflengte (lambda) van het licht nodig, of een hogere NA waarde.

De golflengte van het licht is echter afhankelijk van hoe je het maakt, in dit geval heeft het te maken met de terugval energie van een electronbaan in tin atomen; het resultaat is laserlicht met een lambda van 13,5nm. De tin atomen zitten in de EUV laser generator.

Dus of je moet een compleet nieuwe laser generator maken met andere elementen, of je verandert de 'optica': De NA. Het ontwikkelen van de huidige tin-laser generator (o.a door het bedrijf Cymer, nu onderdeel van ASML) kostte ca 10 jaar, dus die ga je niet makkelijk vervangen.

De huidige NA waarde is 0,33 (ASML NXE:3400C); deze machines draaien nu productie bij TSMC voor Apple en Huawei.

ASML ontwikkelt nu de NXE:3500 met een NA waarde van 0,55:

https://hoitalent.com/positions/NXEEFPSSystemEngineer_1/

Of TSMC per se High-NA (0,55) nodig heeft voor 3nm weet ik niet, maar het maakt hun taal zeker eenvoudiger, makkelijker en sneller als ze die machine _wel_ hebben.

Probleem is hoe vlak de spiegels (Carl Zeiss maakt ze) moeten zijn: Nu (NA 0.33) is de vlakheid te vergelijken met ca 1 tennisbal hoogte-verschil op een oppervlak van heel Duitsland; als ik me het goed herinner. Voor NA 0.55 moet dat misschien gelijk zijn aan 1 pingpong-bal op heel Duitsland.

[Reactie gewijzigd door kidde op 22 juli 2024 23:58]

[cold_as_ijs]

NXE3400C heeft geen tpt van 250 wph, was dat maar zo , die zit op 170 wph.

Voor N3 node wordt de NXE3600 en NXT2050 ontwikkeld, hoewel NXT2050 natuurlijk geen 3 nm lagen zal maken. Maar de machine is gematched aan de NXE voor de iets minder kritische lagen.

En zoals Pe Nis ook al aangeeft, de NXE3500 is hernoemt naar EXE5000. Reden is dat vanwege de hogere NA de machine enorm afwijkt van de huidige NXE lijn. Om verwarring te voorkomen en ruimte te creeren voor opvolgers voor NXE hebben ze de machine toen hernoemt. Alleen zwerft NXE3500 nog her en der rond.

Wat betreft de source power moet je niet te veel naar nieuwsberichten uit het verleden kijken, daarin is de laatste tijd ook het eea veranderd en zal waarschijnlijk nog wel veranderen totdat de machine er werkelijk is. 410 W is zelfs het laagste getal wat ik tot nu toe gehoord heb, maar dat ping pongt ook een beetje op en neer.

[Pe Nis]

EXE:5000 is de 0.55 NA. Er volgens nog heel wat series 3xxx.

[kidde]

De bron zegt dat de 3500 dit ook heeft? Klopt die vacature dan niet helemaal?

EXE 5000 is toch met de 410W EUV laser met freq van 80hHz?

@cold_as_ijs Bedankt, weer iets geleerd. Roadmap van Intel nazoeken (hoe onzin die ook is) is makkelijker dan die van ASML vinden...

[Reactie gewijzigd door kidde op 22 juli 2024 23:58]

[cold_as_ijs]

Ja klopt. Zal er wel mee te maken hebben dat ASML alleen aan bedrijven levert en niet aan consumenten. Die info wordt natuurlijk wel met de klanten gedeeld, maar dus niet zo snel openbaar gemaakt. Je mag er bij ASML vanuit gaan dat bij iedere nieuwe node een nieuwe machinetype wordt geleverd en dat dit grofweg iedere 2 jaar zo'n beetje gebeurd (wet van moore)

[Pe Nis]

Er is een hele roadmap met EUV source powers. Heb 10 jaar aan dat ding gewerkt aan alle onderdelen. 3500 is 5000 geworden en 3400 krijgt 3xyz opvolgers, x>4 :-).

[Incolumis]

Ja, en daar hebben ze al een paar van.

[Sorcerer8472]

Was 3nm niet ook min of meer de limiet voordat transistoren gaan "lekken" ivm quantum tunneling?

[mikesmit]

Theoretisch gezien kan het allemaal nog kleiner voordat het echt onmogelijk word Maar de praktijk zal het uitwijzen

[sympa]

Ze lekken nu al als kleine vergietjes. Vroeger kon je de clock stoppen en ging de power naar 0. Nu bewaart een CPU al zijn state ergens in RAM als ie in een sleep state gaat. Daarom duurt ontwaken uit een deel sleep state ook een hele tijd.
Edit: ontwaken kost ook nog stroom.

[Reactie gewijzigd door sympa op 22 juli 2024 23:58]