Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

TSMC kondigt 4nm-procedé aan en wil massaproductie starten in 2023

TSMC heeft bevestigd dat het bedrijf werkt aan een 4nm-procedé. Dit proces is een geavanceerde versie van de N5P-node, die op 5nm wordt gemaakt. De Taiwanese halfgeleiderfabrikant hoopt in 2023 te beginnen met massaproductie van 4nm-chips. De testproductie start later dit jaar.

TSMC deed de aankondiging tijdens een meeting met aandeelhouders, schrijft Digitimes. Dit procedé wordt volgens de chipfabrikant een meer geavanceerde versie van TSMC's N5P-node. TSMC is naar eigen zeggen van plan om massaproductie van 4nm-chips te starten in 2023. Testproductie zou in het derde kwartaal van 2020 van start moeten gaan.

De N4-node wordt gepositioneerd tussen TSMC's 5nm-procedés en de aankomende 3nm-node. Hiermee is het 4nm-proces vergelijkbaar met TSMC's huidige N6-node, die wordt gepositioneerd tussen 7nm en 5nm. De N4-node moet betere prestaties bieden dan de 5nm-procedés van het bedrijf, maar goedkoper zijn dan 3nm-chips. Volgens Digitimes hoopt het bedrijf hiermee meer keuzemogelijkheden te bieden aan zijn klanten.

TSMC is bezig met het installeren van productielijnen voor zijn 3nm-chips, meldt Digitimes. De eerste productietests voor 3nm moeten daarmee van start gaan in 2021. Daarbij stelt het bedrijf dat een meer grootschalige productie conform het 3nm-procedé in 2022 zal starten. Daarmee ligt TSMC op schema: eerder dit jaar stelde het bedrijf al dat het in 2022 zou beginnen met het produceren van 3nm-chips.

Door Daan van Monsjou

Nieuwsposter

10-06-2020 • 08:34

50 Linkedin

Submitter: atthias

Reacties (50)

Wijzig sortering
Op basis van de geadverteerde node grootte lijken dat enorme stappen. 4nm is 20% kleiner dan 5nm en 3nm is uiteraard weer 25% kleiner. Ik ben heel benieuwd wat dit in de praktijk gaat brengen!
Let op dat de node-namen enkel voor marketing zijn en geen technische beschrijving van het proces. Om een beeld te geven van de daadwerkelijke verbetering in dichtheid kan ik dit artikel van WikiChip aanraden:Onderaan is een prachtig grafiekje wat de dichtheid van elk proces in MTr/mm2 uitdrukt, oftewel miljoen transistoren per vierkante millimeter. Hier de getallen voor TSMC:
  • 16nm: 28.9 MTr/mm2
  • 10nm: 52.5 MTr/mm2 (+82%)
  • 7nm: 91.2 MTr/mm2 (+74%)
  • 5nm: 171.3 MTr/mm2 (+88%)
  • 3nm: 291.2 MTr/mm2 (+70%)
Je ziet dus dat het TSMC lukt om bij elke grote node tussen de 70% en 90% meer transistoren op hetzelfde oppervlak te krijgen. Dit zijn dus de verbeteren voor logica (de bijvoorbeeld CPU-kernen zelf), voor geheugen (SRAM voor caches bijvoorbeeld) zijn deze getallen iets anders (zie TSMC Details 5 nm, kopje SRAM).

Ook is het belangrijk om in het achterhoofd te houden dat de kosten per mm2 niet gelijk zijn tussen processen, kleinere processen zijn duurder, voornamelijk vanwege meer lithografie stappen (met duurdere machines), lagere yields en hogere marktvraag. Ook zijn er per node vaak verschikkende libraries met verschillende afwegingen tussen PPA, oftewel performance, power en area. Op dezelfde node gaat een hogere dichtheid dus soms ten koste van stroomverbruik en performance.
Hoewel Intel op papier veel grotere nodes hanteert (nu 10 nm, volgend jaar 7 nm), blijkt uit de hoeveelheid transistors per vierkante millimeter chipoppervlak dat Intel en TSMC beter met elkaar in de pas lopen dat de node size doet vermoeden.

Aantal nodes per mm² bij TSMC (zelfde afbeelding als in de link van @Balance)
Aantal nodes per mm² bij Intel

Intel loopt nu wat achter met zijn 10 nm procédé, maar loopt volgend jaar met zijn 7 nm procédé flink in op TSMC’s 3 nm procédé: een geschatte 237 MTr/mm² voor Intel versus 291 MTr/mm² (geschat) voor TSMC. Dat is een verschil van ongeveer 20%, terwijl 7 nm versus 3 nm een zeer veel groter verschil suggereert. Niettemin lijkt TSMC met zijn kleinste nodes voor te lopen op Intel.

[Reactie gewijzigd door Tomatoman op 10 juni 2020 11:54]

Weet niet waar David Schor z'n N5-getallen vandaan haalt (z'n TSMC N3-getallen zijn daarop geextrapoleerd).

Scotten Jones (IC Knowledge company - verkoper van halfgeleider kostenmodellen) komt tot heel andere getallen:

https://semiwiki.com/wp-c...7_Page_6-768x432.jpg.webp

Intel 212MTr/mm2 vs TSMC 314 MTR/mm2.

Hoe komt dat?

Zo te zien gebruikt David Schor de geclaimde maten van Cannon Lake. Daarbij was de M2P* 34nm.

Echter, we weten dat Cannon Lake een episch falen was. Er is eind '17 ten behoeve van aandeelhouders en klakkeloos herkauwende pers, maar 1 kreupele Cannon-Lake type (SKU: 8121) op 1 continent zonder werkende GPU geleverd voor een handjevol laptop; een CPU die geen enkele laptopbouwer wilde kopen. Die had een M2P* van 34/36nm.

*M2P: De afstand tussen de metalen verbindings-lijntjes, gemeten in vanaf de transistor 'omhoog' geteld de tweede laag met metalen verbindings-lijntjes. Dit is de laag met de "kleinste" details.

Echter, Ice Lake staat in het lijstje van Scotten Jones met een M2P* van 44nm; omdat 34 nm (bij Cannon Lake) niet economisch haalbaar was. Dat kwam vziw. door het quintuple / sextuple patterning verhaal, zoals door Brian Krzanich destijds aangegeven: Er moest dusdanig vaak belicht worden, dat de "mislukte" chips met bakken weggegooid moesten worden; het roddelcircuit stelde dat meer dan 90% gelijk bij het grofvuil kon. En het geheel (Ice Lake) schaalt nog steeds maar tot max . 3.9hZ (in de niet-Apple-only 15W variant; waarbij de 1065-G7 de best presterende is en die is 15W).

Maw, de dichtheid van 10nm Ice lake is mogelijk ~30% lager dan die van 10nm Cannon lake; helaas doet Intel hier geen uitspraken over. Maar anderzijds weet je ook wel waarom; als 10nm Ice Lake ook een M2P had van 36nm werd het overal van de daken geschreeuwd. Maar we horen alleen oorderdovende stilte.

Als Intel dan zegt dat 7nm bijv. 2x zo dicht gaat zijn als 10nm, bedoelen ze dan 10nm Cannon Lake of 10nm Ice Lake? Is nogal een groot verschil, in dit geval van ~30%.

Verder is het natuurlijk de vraag wat gemeten wordt: Intel gebruikt voor een Atom-Tremont core een andere "library" * dan voor een IceLake core, en die komen allebei samen in dezelfde Lakefield-CPU terecht blijkt vandaag.

* Library: Aan de hand van de M2P / contacted poly pitch (in de x / y richting) kan je een soort hokjespapier-achtig grid bedenken. Hoeveel hokjes je in een van die twee richtingen nodig hebt voor een standaard SRAM-cel wordt vaak aangeduid als het aantal Tracks; Intel had vroeger bijv. een 6.75T library voor SoC en 9T library voor HPC .

TSMC zal over het algemeen de hoogste dichtheid opgeven die voor SoC's wordt gebruikt; voor Apple dus. Echter, wil je high performance spul maken, bijv voor AMD voor supercomputers, dan zal je doorgaans de HPC-library pakken. HPC verwijst daarbij naar: "niet-smartphone spul" (het HPC-proces gaat dus zeker niet alleen over supercomputers!), dus daar konden ook wel eens NVidia GPU's onder vallen.

Dus zowel Intel als TSMC lopen waarschijnlijk, waar het om dichtheid gaat, te 'showen' met hun SoC-proces: De hoogst mogelijke getallen. Terwijl juist de hoog-presterende CPU's eerder gemaakt worden met een HPC-proces; dat meer finnen per transistor gebruikt (hoewel dat aantal volgens mij bij 3nm al tot 1 is geminimaliseerd).

[Reactie gewijzigd door kidde op 11 juni 2020 01:07]

Speelt daar ook mee dat Intel handgetekende layouts gebruikt waar ze aleen CPUs op maken, terwijl de foundries dat universeler (moeten) aanpakken?
Niet direct. Wat meespeelt is de korte lijn naar productie en de procesontwikkeling daarvan in eigen hand houden. Hierdoor krijg je een gespecialiseerd en geoptimaliseerd productieproces voor hetgeen jij als output wilt hebben. Mocht je bij een foundry terecht willen, ben je overgeleverd aan zijn PDK, welke veel generieker is.

In de basis heeft dit niets te maken met de capabilities van de foundry. Echter kost het ook voor een foundry ook effort om een wafer te maken waarvan zij weinig tot geen kennis hebben van de producten. Hierdoor zie je dat bij een foundry er ook een lange weg te gaan is naar iets volumeproductie van iets 'nieuws'. Daarnaast spelen er ook een hele hoop randzaken mee die het productie/ontwikkeltraject vertragen. Voorbeelden: Wanneer is iets écht scrap? Wat kan gereworked worden voor een PoC/engineering sample? Wat zijn de toleranties? Over/underspill, hoe erg is dat op positie X?Er ontstaat delamination tussen laag X en Y, wat moet er in het design aangepast worden zodat er geen delamination ontstaat (=knowhow van foundry) & er geen impact is op product (= knowhow chip designers).

TL;DR: Een chipmaker als Intel heeft zowel foundry als design in eigen huis en bepaalt compleet hoe een product er uit ziet en opgebouwd wordt en het productieproces is compleet intern ontwikkeld. Foundries zijn generieker en kunnen voor (very)high-end producten niet copy-paste doen waarbijj je dezelfde output verwacht zonder ontwikkeltraject.
Interessant om te zien dat in de reeks die je post de relatie tussen de grootte van het process en het aantal transistors per mm2 niet lineair is maar ook niet kwadratisch, eerder er ergens tussen in.
Is de nm labeling dan marketing-praat of spelen er andere zaken waardoor de grootte van de transistors niet direct meeschaalt met het procedee ?
nm labeling is alleen marketing praat
nm labeling loopt al IIRC sinds 16 nm al achter op de werkelijkheid dat wil zeggen 12 nm was bijvoorbeeld in werkelijkeheid 14 nm (dit is een voorbeeld)

althans zoiets als bovenstaande is er gaande is mij gezegd ik ken de details van de materie zelf niet erg goed

[Reactie gewijzigd door atthias op 10 juni 2020 14:21]

Offtopic vraag:
Bij de 1e link zie je een foto van een fabriekshal waar geel licht wordt gebruikt.
Dit zie je vaker bij dat soort bedrijven, wat is de reden dat ze hiervan gebruik maken?
Op de wafers wordt een chemische lichtgevoelige laag aangebracht, door het gele licht wordt deze minder/niet aangetast, dat heb ik mij laten vertellen. Ik werk in de EUV cleanroom bij ASML en wij hebben gewoon normaal licht, dat gele licht hadden we voorheen wel bij de oudere DUV machines maar is niet meer nodig. Wat er is veranderd waardoor dat niet meer nodig is weet ik niet.

[Reactie gewijzigd door MindCtrller op 10 juni 2020 14:19]

EUV resist is veel ongevoeliger voor zichtbaar licht, zo niet volledig. DUV resist daarentegen wel.
In de basis, ja. Om wat meer context te geven:

Om tot de werking van een chip te komen is het nodig dat er patronen in de wafer (ronde schijf waar een veelvoud aan chips op zit, allemaal naast elkaar) komen. Dit gebeurt niet, zoals in de metaalwereld, met bijvoorbeeld een bijtel of een laser. Hiervoor zijn de patronen te fijn. Om toch patronen te maken, moet je met chemicaliën etsen. Natuurlijk zal er een afdruk van een patroon moeten komen, anders kun je met chemicaliën niet gericht etsen.

Bij het maken van deze patronen komt lithografie kijken (vaak met een machine van ASML ;)). Kort door de bocht wordt dit patroon een masker genoemd. Dit kan je zien als een sjabloon die je kent van de basisschool. Grote verschil hierbij is dat dit masker zich in de machine bevindt. Vervolgens gooit men een goedje over de wafer heen dat reageert op UV-straling. En laat er in de lithografiemachines nu een lamp zitten waar UV straling vanaf komt. Door het masker zijn delen zijn bedekt, delen onbedekt. Wat er nu gebeurt met dat goedje noem je doorgaans ontwikkelen; het reageert op het licht en wordt hard. Na het ontwikkelen maak je met een ander chemisch goedje de patronen doordat het hard geworden eerste goedje langzamer reageert met je 2e chemische goedje dan de delen van dit 1e chemische goedje wat niet ontwikkeld is (ja, lastig uit te leggen zonder beelden ;).

The gist is dat dat gele licht geen UV-straling afgeeft en dus geen wafers kan ontwikkelen wat allerlei problemen kan opleveren.

Disclaimer: ik vind dit erg interessante materie en ben er zelf in werkzaam dus vergeef mijn spraakwater. :)
De huidige foups beschermen de wafers, het gele licht kan achterwege gelaten worden.
Normaal gesproken minder hitte op dezelfde snelheid...en meer prestaties met dezelfde warmte productie.
Voor koeling is de warmte per oppervlak belangrijk. Een kookplaat kan 2500 Watt zijn, maar een grote radiator ook. Alleen is er een heel groot verschil in oppervlaktetemperatuur. Het is dus nodig dat die chips veel zuiniger zijn, anders branden ze gewoon door.
Voor koeling is de warmte per oppervlak belangrijk. Een kookplaat kan 2500 Watt zijn, maar een grote radiator ook. Alleen is er een heel groot verschil in oppervlaktetemperatuur. Het is dus nodig dat die chips veel zuiniger zijn, anders branden ze gewoon door.
Het totale koel oppervlakte is niet afhankelijk van het chip oppervlak, het heeft wel een effect op de warmte geleiding naar buiten.
4nm is 20% kleiner dan 5nm
En de oppervlakte gaat in het kwadraat. ;)
Oftewel
4*4 =16
5*5 = 25

25/16 = 1.56 dus 56% meer transistoren op hetzelfde oppervlak.
Als ik het goed heb, is 4nm een marketing naam voor een verbeterde 5nm.
net zoals intels 14nm++++++++ een betere marketingnaam is dan 14nm 8)7
Nee hij bedoelt dat intel's 14nm ongeveer hetzelfde zou zijn als AMD's 7nm... ;) :P
Althans zo wil Intel het graag doen overkomen.

[Reactie gewijzigd door Tourmaline op 10 juni 2020 15:38]

ik was dan ook sarcastisch :P
Dat had ik wel door hoor.... :) ;)
Intel had er recht aan gedaan 14nm+++++ gewoon '11nm' te noemen. Dat had echt niemand ze kwalijk genomen, nadat Samsung die flauwekul is gestart.
Hoe kleiner kunnen ze nog gaan?
Tot atoom/molecuulniveau, schat ik. Een chip is heel simpel een opstapeling van kanaaltjes en er moet een materiaal zijn wat de elektronen geleid en isoleert. De kanalen (en wanden) kunnen zo dun gemaakt worden als een enkele molecuul of atoom, afhankelijk van het gebruikte materiaal.

Dan zou je kunnen kijken naar de atoomstraal, waarbij de diameter dus minimaal tot ~0.1nm gaat.
En als de kenners toch bezig zijn:
Het lijkt mij dat het silicium nog mooier en zuiverder moet worden gemaakt als alles zoveel kleiner wordt.
Zit daar ook een kwaliteitssprong in ?
Ben geen kenner, maar ik lees her en der wel eens wat ;)

Sillicium is eigenlijk vrij waardeloos spul voor "atoomschaal-transistors". Ook bijvoorbeeld als je lasers wil maken, voor communicatie tussen chips. Eigenlijk wil je gewoon van heel dat sillicium af. Dus onderzoeksinstituten zoals IMEC (Leuven, BE) en SUNY Poly (New York staat, US) zijn bezig met "exotischere" materialen als GalliumArsenide, of materiaal dat daar op lijkt.

Maar het probleem is dat heel de industrie, waar honderden miljarden in is geinvesteerd, is bedacht en uitontwikkeld voor sillicium. Dus in de praktijk, wordt het "beste beschikbare materiaal" vaak niet gekozen, omdat het te duur is om een machinepark / leverketen van >100 miljard om te bouwen. Dus daarom worden dan vaak weer andere materialen toegevoegd aan het sillicium; en trucjes gezocht om er toch mee te kunnen blijven werken.

In het sillicium zitten sowieso 'afwijkende' atomen, n- of p (met een electron te veel / te weinig); dus het is eigenlijk altijd al doelbewust onzuiver geweest. Het probleem is, dat als er in je transistor 300 "geplande onzuiverheden", dus "300 electronen teveel" zitten, dan is een electron meer of minder niet zo erg.

Maar bij kleine transistors zijn er nu zo weinig ladingen over per transistor, dat het bijvoorbeeld bij 20 stuks heel erg veel uitmaakt, of je er 1 teveel of te weinig hebt. Als je kritiek bij het schakelpunt van je transistor gaat zitten, en dat wil je want je wil zo min mogelijk "lading" (~stroom) verbruiken, dan kan dat het verschil zijn tussen wel of niet goed schakelen.

Om dat op te vangen, worden er weer trucjes uitgehaald met de nauwkeurigheid waarmee geproduceerd wordt:

-Stel, op grote schaal (ouderwets proces, 90nm of zo) was de 'parasiet-dichtheid' (soort van onzuiverheid) 10% en de dikte van je "geleidende streep"* kon 10% afwijken,

-Als je nu doordat je veel kleiner werkt, misschien wel 20% onzuiverheid hebt, kan je lijn maar 5% afwijken. En daar helpt EUV weer bij. En als "normale EUV" weer niet goed genoeg is, dan kan High-NA EUV nog weer "netter rechte lijntjes" trekken.

Ook schoot je vroeger een hoog aantal "laag energetische" fotonen af op je lithografische "resist" (fotolak); de energie is omgekeerd evenredig aan de golflengte. Vroeger ("Deep ultraviolet licht a.k.a. DUV) werd 193nm gebruikt; nu bij EUV 13.5nm. Dus een EUV-foton heeft 14x zoveel energie, als een ouderwetse DUV-foton. Als je 14x zoveel energie per foton hebt, ga je 14x zo weinig fotonen gebruiken. En dat op een steeds kleinere oppervlakte. Met andere woorden, als een EUV-foton teveel / te weinig de wafer raakt, dan maakt dat nu veel en veel meer uit dan vroeger. In de foto-resist kunnen dan weer bepaalde dinge verkeerd gaan.

Welnu, GloFo heeft een mooie paper gepubliceerd, waarin staat dat de LER en de "stochastische effecten" (o.a. foton teveel / we weinig, bepaald door "het lot") uitendelijk de limieten van lithografie; dus ook van chipverkleining zullen bepalen; en niet zozeer andere zaken als materiaal-onzuiverheid:

www.lithoguru.com/scienti...mance_Targets_for_EUV.pdf

* LER - Line Edge Roughness
Hoe gaat het verder naar 3nm? Verschil tussen 3nm en 2nm is dan 33% en tussen 2nm en 1nm 50%. Wat komt er na 1nm? Gaan we een limiet bereiken totdat er een nieuwe technologie is?
Hier een handig artikel over wat er na de 5nm komt: reviews: Als nanometers te groot worden - Transistors op ångströmschaal

En er zijn nog wat artikelen over EUV e.d. welke ook aanbevolen zijn om te lezen ;)
Het lijkt me dat niet alles in stappen van 1,000 nm hoeft te gaan. Het kan ook van 4,8 nm naar 4,3 nm gaan. Afgerond is dat van 5 nm naar 4 nm, maar het is dan niet 20% kleiner.
Na 1nm komt er 0nm, duh
Dus na 1 Kilometer komt 0 Kilometer, of is het 9 hectometer enz. enz.
De FinFETS kunnen niet kleiner geschaald worden dan 3nm (TSMC) of 5nm (Samsung).

De CFETS (gedroomde opvolger van FinFET, waarbij de n- en p halfgeleider op elkaar gestapeld worden) zijn nog niet klaar.

Dus GaAFET; waarbij de 'vin' niet langer een soort muurtje is, maar een in stukken geknipt muurtje; dat een beetje lijkt op een paardenhindernis met balken.
Krijgen ze geen last van quantum tunneling? ik meende dat dat een probleem begint te worden bij maten kleiner dan 7 nano meter.

https://www.youtube.com/watch?v=JhHMJCUmq28
de nm labeling is a een tijdlang niet accuraat is mij gezegd

zie mijn reactie op trogdor
nm labeling is alleen marketing praat
nm labeling loopt al IIRC sinds 16 nmal achter op de werkelijkheid dat wil zeggen 12 nm was bijvoorbeeld in werkelijkeheid 14 nm (dit is een voorbeeld)

althans zoiets als bovenstaande is er gaande is mij gezegd ik ken de details van de materie zelf niet erg goed

[Reactie gewijzigd door atthias op 10 juni 2020 14:19]

Gebruik alsjeblieft de juiste termen en schrijfwijze.
N = newton (eenheid van kracht)
M = mega (prefix voor een miljoen)
n = nano (prefix voor een miljardste)
m = meter (eenheid van lengte)

De prefixes komen altijd eerst, daarna pas de eenheden.
Een nm is dus een nanometer (een miljardste meter). Een NM betekent niets, of eventueel een verkeerd geschreven meganewton (een miljoen newton).
En om hierop aan te vullen aangezien dit ook nagenoeg altijd fout wordt geschreven, tussen het getal en de eenheid komt een spatie ;)
excuses ik wist niet dat er verschil is in hoofdletters en geen hoofdletters
Ik was in de veronderstelling dat er grenzen zaten aan het als maar kleiner maken van die chips. Is het niet zo dat bij een bepaalde verkleining kwantumeigenschappen van de elektronen roet in het eten gooien?
ja, je krijgt op een gegeven moment tunneling effect. In wezen is de gate die moet blokkeren niets meer dan een muur vol met gaten. Dit is weer op te lossen door andere materialen te gebruiken met hogere bandgap.
Dat gebeurt toch al, hoge lekstromen in moderne chips? Vandaar dat een CPU helemala in shutdown gaat in sleep en de hele state in RAM kiepert.
Wat weer stroom kost, dus te vaak slapen gaan is op zich ook alweer vermoeiend stroomvretend.
Het is voor mij ondertussen alweer een jaar of 15 geleden dat ik iets met transistors heb gedaan, maar wat ik nog weet is dat lek stroom niet perse hoeft te komen van de gate, sterker nog denk dat je juist hier geen tunneling wilt hebben aangezien dit in wezen je signaal verpest.
De dikte van de gateisolatie wordt bepaald door het opdampen of oxideren en heeft geen direct verband met de 'nm' van het proces.
TSMC blijft maar in rap tempo door gaan. Vraag me af of Samsung en Intel die wel bij kunnen houden. Voor mijn gevoel gaan die beide steeds verder achterlopen. Maar misschien zit er er naast.
Ik denk dat we gaan zien dat verschillende nodes naast elkaar bestaan, langdurig. Gebeurt natuurlijk al op allerlei markten maar dan bedoel ik meer ook in de consumentenmarkt.

We zien nu al dat Intel, weliswaar noodgedwongen, maar toch: 14nm is nog live, 10nm is ongoing, en ze plannen voor 7nm. Morgen kan het weer anders zijn met ze, maar goed... we zien ook dat 14nm nog steeds zo zijn voordelen biedt. Zelfs 10th gen kan nog heel leuk meekomen, en dat op een 4 jaar oude Skylake architectuur.

En AMD: diversificatie van het portfolio ligt op de loer want TSMC zal echt niet alles op 5nm kunnen gaan bakken straks. Ze hadden al een I/O die op een grotere node en ze gaan nu waarschijnlijk delen van meerdere nodes afnemen voor de core chiplets. Kan me zo maar voorstellen dat een deel (lagere segment) op 7nm komt en de snelste chips op 5nm.

Nvidia: er waren ook al geruchten dat een deel van de Ampere line up bij Samsung en een deel bij TSMC terecht zou komen, op verschillende nodes.

Beweging genoeg in ieder geval..

[Reactie gewijzigd door Vayra op 10 juni 2020 11:18]

Die nodes werden altijd al langer doorgebruikt.
28nm wordt ook nog steeds gebruikt.

Maar het lijkt wel of TSMC in heel rap tempo door blijft verkleinen waar de anderen tegen wat meer issues aan lijken te lopen waardoor het wat langer duurt voordat ze een vergelijkbare verkleining gerealiseerd hebben.
*
Was een nieuwe post ipv reageer knop.

[Reactie gewijzigd door Astennu op 10 juni 2020 11:29]

Een vraagje voor de kenners hier:
Hoe lang kunnen ze nog door gaan met verkleinen, want het einde komt toch al in zicht bij niet veel kleiner dan 1 nanometer wat betreft de doorsnede van silicium atomen?
Wat kunnen ze daarna dan doen om nog significant sneller te worden elk jaar?

Op dit item kan niet meer gereageerd worden.


Apple iPhone SE (2020) Microsoft Xbox Series X LG CX Google Pixel 4a CES 2020 Samsung Galaxy S20 4G Sony PlayStation 5 Nintendo Switch Lite

'14 '15 '16 '17 2018

Tweakers vormt samen met Hardware Info, AutoTrack, Gaspedaal.nl, Nationale Vacaturebank, Intermediair en Independer DPG Online Services B.V.
Alle rechten voorbehouden © 1998 - 2020 Hosting door True