Cookies op Tweakers

Tweakers is onderdeel van DPG Media en maakt gebruik van cookies, JavaScript en vergelijkbare technologie om je onder andere een optimale gebruikerservaring te bieden. Ook kan Tweakers hierdoor het gedrag van bezoekers vastleggen en analyseren. Door gebruik te maken van deze website, of door op 'Cookies accepteren' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt? Bekijk dan ons cookiebeleid.

Meer informatie

'TSMC werkt met AMD en Google aan 3d-stapelen van chips'

TSMC werkt samen met AMD en Google aan het 3d-stapelen van chips. Dat meldt Nikkei Asia. De fabrikant zou deze 3d-chips willen produceren bij een nieuwe fab in Taiwan. Daarnaast heeft TSMC de bouw van een andere fab voor 3nm deze week voltooid.

Volgens bronnen van Nikkei moet de 3d-chip-productiefaciliteit 2021 klaar zijn. Deze fab wordt gevestigd in Miaoli, Taiwan. Een jaar later zou massaproductie beginnen in die productiefaciliteit, meldt de krant op basis van anonieme bronnen. Met 3d-stacking kunnen verschillende onderdelen voor een chip op elkaar ‘gestapeld’ worden. Intel hanteert dit principe bijvoorbeeld al met zijn Lakefield-processors, waarbij de cores en i/o-onderdelen op elkaar zijn gestapeld. Dat bedrijf plaatst daarbij ook Lpddr4x-4266-geheugenchips op de processor. Ook andere foundries, zoals Samsung, werken aan 3d-gestapelde chips.

Volgens Nikkei worden AMD en Google de eerste klanten voor TSMC’s gestapelde chips, die de foundry SoIC-chips zou noemen. De twee bedrijven zouden deze chips als eerste afnemen, en ook helpen bij het testen en 'certificeren' van deze SoIC’s. Hoewel er nog geen specifieke details worden gedeeld, zou AMD in de toekomst dus ook 3d-chips kunnen uitbrengen. Dat bedrijf gebruikt momenteel al zogeheten 2,5d-stacking met verschillende chiplets in zijn cpu's. Google zou de 3d-chips op zijn beurt willen gebruiken voor autonome voertuigen, naast ‘andere gebruiksscenario’s’.

Verder meldde Digitimes eerder deze week dat TSMC klaar is met de bouw van zijn 3nm-productiefaciliteit in Taiwan. Deze fab moet in 2022 beginnen met de massaproductie van 3nm-chips. TSMC deelde in april al details over zijn 3nm-node. Zo wordt dit het laatste TSMC-procedé dat gebruikmaakt van finfets. Het bedrijf stelde toen al dat 3nm-massaproductie in de tweede helft van 2022 zou starten.

Wat vind je van dit artikel?

Geef je mening in het Geachte Redactie-forum.

Door Daan van Monsjou

Redacteur

28-11-2020 • 17:18

80 Linkedin

Submitter: JapyDooge

Reacties (80)

Wijzig sortering
AMD heeft al een jaren patenten voor 3D stacking en koeling van chips.

Ik had dit bericht eigenlijk al eerder verwacht. Zeer benieuwd wat de mogelijkheden precies zijn.
Dat vroeg ik me nou net af; voor welke toepassingen is 3D stapelen eigenlijk nuttig? Bij hoge prestaties krijg je het lastig gekoeld, lijkt me, en voor toepassingen met een laag verbruik hoef je toch ook niet te stapelen?
3D stacking zorgt voor kortere fysieke datapaden. We zijn nu op een dergelijk punt aangekomen dat het fysieke ontwerp van een moederbord de grote beperking is in snelheid. Als je kijkt op een RAM module dan zal je zien dat alle paden op de module niet recht zijn maar allemaal in kronkels van een punt naar het andere gaan. Dit doen ze om te compenseren voor fysieke verstoringen en vertragingen (zodat alle paden fysiek dezelfde afstand hebben). Het is ook geen toeval dat de geheugensloten op een moederbord direct naast de CPU zitten.

Dit zelfde kan je zien op je moederbord naar de PCIe sloten, ook al die paden zijn in kronkels.

Door het geheugen in of op de CPU te plaatsen verkort je de afstand aanzienlijk en kan je gigantische performance boosts krijgen. Kijk maar naar Apple's M1 processor waar zo'n beetje alles in 1 package zit, natuurlijk ten koste van uitbreidbaarheid.

Door alles dichter op elkaar te plaatsen krijg je betere performance en verlaag je je energie consumptie omdat je fysieke verliezen ook omlaag gaan.

Waarom dan alles op elkaar stapelen? Is ook heel makkelijk. Door meer losse componenten in een chip te doen verlaag je je yield, dat wil zeggen dat de kans dat er een goede chip van de band komt rollen lager is. Als maar 1 component niet goed werkt moet je de hele chip weggooien. Door alles los van elkaar te produceren en daarna op elkaar te stapelen krijg je weer hogere yields. Als een component stuk is dan gooi je alleen dat component weg en niet de hele chip.

[Reactie gewijzigd door TechSupreme op 29 november 2020 02:21]

Goede punten.
Maar het stapelen zorgt voor meer oppervlakte op een chip. Dus je kan meer met hetzelfde oppervlakte. Denk aan de Chiplets van Zen2/3 op elkaar gestapeld. Of intern in de chiplets stroken die haaks op de fabric staan.
Maar dat niet alleen. Ook andere dingen als geheugen direct op de chip plaatsen ipv apart. Dus bijv. een CPU met standaard 16gb RAM standaard op de chip. Of dat het makkelijker/goedkoper wordt om een GPU ergens bij op te doen.

In feite is het de volgende stap na Chiplets. En AMD heeft de Infinity Fabric die hier heel goed voor zou werken.
Het koelen is nog wel een groot ding, maar dat is een probleem voor de engineers. Het concept 3D stacking is in ieder geval op papier al reuze interessant.
Je kan op een ryzen 3 cpu chiplet echt geen IO chiplet plakken; dan kom je de hitte gewoon niet kwijt. Dat is geen triviale zaak. Waar gaan we dit nu voor gebruiken dan?
HBM op de IO-chiplet zodat APU's ook over kunnen naar chiplets.
Dat klinkt interessant. Is er trouwens een reden waarom het per se HBM moet zijn, en niet gewoon DDR4/5?
HBM is duur; het is een kosten-baten analyse.

Van de huidige Radeon 6000-serie waren de geruchten dat het met HBM2 zou komen.
Maar het werd uiteindelijk GDDR6. De reden was, dat HBM2 te duur was voor "consumenten-prodcuten".

NVidia hetzelfde verhaal: Uiteindelijk kwam de GeForce RTX 3000-serie met GDDR6X op de markt (let op: De 'X' hier betekent: 2x zoveel bandbreedte als GDDR6; vanwege PAM4 sigrnaal-modulatie).

Dus wanneer gebruik je HBM2? Voor de zakelijke markt / servers; bijv. de Instinct MI100 kaarten gebruikt AMD ze; en NVidia Ampere A100 (HBM2E).
is het nu niet te duur omdat er 4000 pinnetjes naar het geheugen moeten?
dat zou met 3D stacken niet hoeven denk ik.
Zojuist wist ik er niet zoveel van, dus ik moest me even inlezen. Ik durf niet te zeggen hoe duur de 4000 pinnetjes zijn, maar het HBM2 geheugen zelf heeft dus ook best een hoge kostprijs.

Het gelinkte artikel stelt dat 8GB HBM2 ~$150 kost.
GDDR5 kost $68.

Ten tijde van Vega, was HBM2 nodig, omdat GDDR5 "niet goed genoeg" was; al had AMD dus liever GDDR5 gebruikt.

De Radeon 6800XT heeft 16GB.
Met HBM2 zou het ~$300 kosten met de oude prijs.
Met GDDR6 rond $130.

GDDR6 heeft grofweg een 2x zo grote bandbreedte als GDDR5.

Maw; kennelijk was GDDR6 "goed genoeg" voor de Radeon 6000 serie, en aangezien het een stuk goedkoper is, levert het meer winst op voor AMD.

AMD had - net als NVidia - voor GDDR6X kunnen kiezen, dat is nog weer 2 keer zo snel (qua bandbreedte). Echter, dan waren ze afhankelijk geweest van 1 leverancier; en qua GloFo denk ik dat AMD daar slechte ervaringen mee heeft. En zie, ze krijgen meteen gelijk in hun keuze: Het schijnt dat NVidia de GTX 3000 serie slecht kan leveren, omdat ze 100% afhankelijk zijn van Micron voor GDDR6X.

Anderzijds koopt AMD het GDDR6 zowel in bij Samsung als bij Micron. Dat zou ze toch al iets minder risico moeten geven qua COVID-perikele, en ook qua prijs zou het beter moeten werken; omdat ze hun capaciteit tussen die twee kunnen herverdelen als er zaken veranderen.
In verhouding produceert de I/O die maar weinig warmte en door die een stuk groter te maken, en de chiplets er op te plakken zijn er veelvoordelen.

En silicon heeft van zich zelf zelfs een best redelijke warmte transport met een waarde van ongeveer 145W/mK (90c), lang niet zo goed als koper met 375W/mK, maar een stuk beter dan bv ijzer/staal met 40W/mK, en de warmte van de CPU die kan zich redelijk makkelijk verplaatsen door de I/O die.

De I/O die groter maken is ook geen heel groot probleem daar 14nm (de gebruikte I/O die node) een heel volwassen node met hoge yields en veel goedkoper is dan huidige 7nm en toekomstige 5nm, en voor I/O zijn 'grotere' traces zelfs wenselijk, je kan dus dikkere traces maken, zodat zelfs als er kleine fouten in een I/O die zitten dit de werking van de trace (knikje in de slang) niet beïnvloeden.

De I/O chip op een kleinere node maken is zelfs onwenselijk qua kosten/baten standpunt de chip interconnecties en werking van I/O hebben weinig voordeel aan kleiner zijn.

Ook zou de ruimte die over blijft naast de traces te gebruikt kunnen worden als level 4 cache of voor iGPU functies, 14nm is bv prima te gebruiken voor SRAM en DRAM, de huidige RAM geheugen node, er zou net als bij GPU's ook redundantie ingebouwd kunnen worden door uit te schakelen blokken te gebruiken.

Zen4 zal de 5nm node gebruiken, wat betekend dat als de chiplet die's ongeveer een zelfde Nr aan transistors blijft gebruiken 45% kleiner zullen zijn, en hoeft de I/O die niet absurd groot te zijn.

Of wat ik hier allemaal of zelfs gedeeltelijk zeg ook echt de toekomst zal worden is natuurlijk niet zeker, ben geen chip ontwerper, maar zeker is het wel (gedeeltelijk) mogelijk, en het zal meer een kosten/baten afweging zijn.
Ik snap wat je zegt over de ruimtes op de I/O die, maar dat is maar de helft van het verhaal. 14 nm geeft aan wat de grootte van de details zijn, maar daarnaast moet je in de productie nog rekening houden met het aantal belichtingsstappen, en de duur van elke stap.

DRAM is op dat gebied een redelijk buitenbeentje, net zoals Flash. De DRAM-cel bevat een condensator, en dat is een erg diepe component. Letterlijk - er wordt een put in het silicium gemaakt. De capaciteit van die condensatoren is voor een groot deel afhankelijk van het volume, en een diepere put kan dus een kleiner boven-oppervlak hebben. Dan kan je dus meer bits per vierkante millimeter kwijt.

Voor een losse DRAM-chip is het productie-proces daarom geoptimaliseerd voor die condensatoren. Dat zijn dus maar weinig maskers, die wel lang belicht worden. Maar dat is dus niet handig voor je I/O chip. Om die reden heeft Haswell dus een aparte DRAM die in de CPU package.
Maar je zou de Ryzen chiplet wel bovenop een memory chiplet kunnen plaatsen, zodat de L3 cache direct beschikbaar is. Geheugen is gemakkelijker te koelen dan CPU, niet?

Wellicht is het zelfs mogelijk om een dun laagje warmte afvoerend materiaal tussen de chiplets te plaatsen wat middels minuscule heatpipes aan de heatspreader wordt bevestigd?

Ik droom maar hardop hè.

[Reactie gewijzigd door Timoo.vanEsch op 29 november 2020 09:41]

Dat dromen wat allemaal kan, is precies wat moet gebeuren :).
Stapel maar eens door dat een chip zo hoog wordt als breed. Ze zullen vooral de 3D warmte transport modellen moeten herzien om te kijken wat mogelijk is.
The sky is the limit and beyond.
Das waar; niet gek gedroomd!
Heatpipes ( niet identiek maar gelijkaardig ontwerp ) voor 3D chiplets is al lang in R&D. Het is geen droom, wees daar maar zeker van.
ok dan!
tsja, ik ben ook maar een leek...
Als je het combineert met in-chip water cooling, dan zou dat best nog wel eens kunnen.
We gaan het zien.
Een ander voordeel is de veel kortere interconnects. Met 2d moet je steeds verder weg des te meer je toevoegd, in 3d kan je die connecties kort houden, en daardoor latency verlagen, (ja met 5ghz beginnen een paar extra centimeters al flinke vertraging te zijn met stroom)
Ik vind het idee supervet. 2d zijn die chips al amper te begrijpen. En nu moeten ze die dingen 3d rond gaan rekenen?

We hebben het nu al over channelen van quantum effecten en volgens mij ook zelfs voor een deel om er gebruik van te maken.

De logica die nodig is om het te maken, is in de basis eenvoudig, maar in de implementatie off the chart!
3D vs 2D moet je ook met een korreltje zout nemen, de 2D chips zijn ook al gestapeld, met de 3D chips wordt dit gewoon veel meer lagen. Dan zit je opeens op 200 ipv 20.
De componenten zitten niet naast elkaar, maar boven elkaar. Dat zijn kortere paden en dus snellere gegevens verwerking. En dus minder cooling nodig om zelfde resultaat te halen.
De paden zijn niet perse korter. Dat ligt er maar aan hoe de lagen verbonden zijn.
Koeling is juist een issue, want hoe raakt een opgesloten laag z'n warmte kwijt?

[Reactie gewijzigd door MeMoRy op 29 november 2020 07:48]

en voor toepassingen met een laag verbruik hoef je toch ook niet te stapelen?
Als oppervlakte een issue is, zoals op telefoons, is het toch best handig.
Inderdaad, de geheugen chips worden al jaren gestapeld voor in smartphones. Bijvoorbeeld 2x NAND-Flash en een SD-RAM chip (die), dat heet dan Multi Chip Package (MCP).
Oppervlak is ook om een andere reden interessant: yield.
Iedere wafer heeft wel wat imperfecties. Als zo'n imperfectie een kleine chip uitschakelt is de schade kleiner dan als een grote chip geraakt wordt.

Stapelen maakt ook mogelijk dat je voor ieder laag een eigen procedé kan gebruiken. Zo kan bijvoorbeeld een I/O-die op een goedkoper proces worden gefabriceerd dan een processor core.
Dat is direct ook de uitdaging. Je moet de dies dus gaan testen voor wiring. Of voor stapelen in dit geval. Er kan veel verkeerd gaan! Ook tijdens het stacking proces.
Natuurlijk brengt dat nieuwe problemen met zich mee, maar dat lijkt me relatief behapbaar.
Enkele tienduizenden interconnects lijken me makkelijker testbaar dan een paar miljard transistors. In de geheugen hoek wordt het al regelmatig toegepast.
Het helpt wel om een lager verbruik mogelijk te maken. De afstand van punt a naar punt b is nou eenmaal korter als je de componenten gaat stapelen.
Dat zou alleen opgaan als de lagen overal met elkaar verbonden zijn. Maar dat is niet zo. En communicatie tussen de lagen is trager dan de communicatie op een enkele laag.
Bij hoge prestaties krijg je het lastig gekoeld, lijkt me...
Met traditionele koeling idd wel ja.
Maar ik krijg hele goede hoop van een nieuwe koeltechniek die ik recentelijk zag, waarbij er microfluidics worden gebruikt maw er worden microscopisch kleine kanaaltjes fysiek in de chip zelf aangebracht, en tijdens operatie wordt dast dus vloeistof doorheen geduwt met wat druk.

Het toffe hieraan is:
1. Je hebt veel minder koelvloeistof nodig
2. En dus in tegenstelling tot reguliere water- en stikstofkoeling een sterk gereduceerd risico op lekkages
3. De opstelling koelt een flink stuk beter dan traditionele water-, en luchtkoeling. Stikstofkoeling kan een ander verhaal zijn maar laten we wel wezen, hoeveel mensen gebruiken dat nu echt?

De context waarin deze techniek werd aan mij werd geïntroduceerd was geen 3D chips, maar ik zie dit nu als een bijna vanzelfsprekende combinatie.

Die combinatie zal o.a. de deur openzetten voor chips die de 3e dimensie kunnen gebruiken voor het exploiteren van bepaalde ontwerpen en algoritmen. Er is bijvoorbeeld een theoretisch ontwerp voor een parallelle processor / GPU die gebaseerd is op een kubusmodel. Maar dat etsen in 2D is zo duur dat het de moeite niet waard is.
Ik kan mij voorstellen dat je niet 36 mb cache hebt maar een 256 MB cache laag op je cpu. Of 512 MB. Of miss wel 1GB(4 lagen). Hoop toepassingen waarbij de workload dan volledig in het cache kan draaien.
Paar belangrijke voordelen:
1) Energie. Er wordt veel verstookt in communicatie tussen chips. Op een printplaat met 50 ohm IO lijnen kost het meer energie dan wanneer je korte draadbruggetjes tussen chips gebruikt.
2) je kan proces soorten (nodes) mengen. Zosls geheugen chips, cpu en de spanning regelaars.
3) Het is flexibeler. Je kan bijv. de tensor unit of de gpu updaten, zonder alles te moeten updaten.
Door het geheugen op de cpu te stapelen, krijg je een veel simpeler maar ook kleiner moederbord.
Denk aan laptops de XBox of zijn evil twin sister, de PS.

omdat de datapaden zo ongelofelijk kort kunnen zijn, is timing en daarmee de klok minder moeilijk/zwaar, wat weer een energie besparing zou kunnen zijn.
Koeling gaat hier meer dan ooit de bottleneck worden? Ondanks het 3 nm procedé? Of zie ik het verkeerd?

Performance en koeling blijft de strijd een beetje. Ik vraag me toch af of je niet eerst moet optimaliseren voordat je kleiner en kleiner en kleiner gaat.

Ik moet altijd denken aan de verbrandingsmotor. Wat daar ineens uitgehaald kon worden toen het moest.....
Apple doet het met de 5nm ARM chip, M1, anders erg lekker qua performance, zeker als je ziet hoe koel ze blijven. Volgens mij is het echt geen probleem.
Apple is berucht om zijn throtling door warmte. Is dat bij die chip dan niet zo?
Apple is niet berucht vanwege throttling, Intel is dat. Elke laptop van de afgelopen jaren die is uitgerust met iets uit de fabrieken van Intel throttled op een gegeven moment. Dell, Lenovo, Asus, Acer, HP, ze doen het allemaal. Intel heeft al jaren grote moeite met het verhogen van de performance binnen hetzelfde verbruik en kiest ervoor om CPU’s dan maar tijdelijk zo hoog mogelijk te klokken. En dan maar hopen dat de workload klaar is voordat de chip te warm wordt en moet terug klokken. Apple heeft dit nu opgelost met hun M1 die weinig verbruikt, heel koel blijft en toch prestaties levert.
Sommigen gek genoeg wat sneller dan anderen..
Zogenaamd nóg een goede reden om over te stappen op ARM.
Apple is berucht om zijn throtling door warmte.
Apple is eerder berucht om zijn throtling door batterijveroudering, en dat is een functie die men bewust heeft ingebouwd maar veel weerstand oproept. Ik denk dat de oplossing daar zit in een andere accu, niet zozeer al na 2 jaar vervangen (want capaciteit zit dan vaak nog boven 80%) maar naar een die na veroudering toch voldoende stroom kan blijven leveren.

Dat betekent, ofwel
1) meer conservatieve opgave van de restcapaciteit (ipv nominaal 100% is in werkelijkheid 90% naar in werkelijkheid 80%, en ontladen minimum (nominaal 0%, of nomimaal percentage waarop de telefoon afsluit) gaat van in werkelijkheid 10% naar in werkelijkheid 30%. Dat betekent dus ofwel
1a) een kortere gebruiksduur bij dezelfde accu, ofwel
1b) men moet grotere accu's in gaan bouwen
2) een andere accu-techniek of accu-opbouw, die meer parallel is en dus makkelijker veel stroom kan blijven leveren.
Heeft die al gestapeld dan?
Neen, dat is nog steeds 2D, volgens mij.
Misschien hun DRAM stack?
Apple.com
Dus ook wel zijn hele comments slaat nergens op buiten dat hij fanboy gedrag laat zien van "kijk hoe cool Apple is"
Ja en nee.

Er zijn vele stapel-methoden. Apple liep hiermee voorop, wat betreft iPhone.

Stel, je noemt een chip uit 1 stukje wafer een die; dan kan je:
  • >2 dies verpakken, en allebei op een moederbord prikken. Misschien is 1 de CPU en de ander een North / South-bridge, dat is vroagah
  • 2 dunne moederborden - met chips en al - op elkaar stapelen. Bijv. iPhone 1 (!), recent teruggekeerd in de iPhone X (zie stap 9)
  • Meerdere "componenenten" die vroeger los op een moederbord zaten, in dezelfde die stoppen, dat is een SoC (system on chip), dat is 2D.
  • 2 dies allebei "verpakken in een behuizing", en op elkaar stapelen; PoP (package on package), nog steeds 2D. Wat bij iPhones voorkomt, is dat er 4 lagen RAM-dies op elkaar gestapeld zijn, en daarbovenop de SoC gestapeld is.
  • 2 dies allebei op dezelfde glazen substraat verbinden, waarbij de glazen substraat de taak overneemt van het moederbord. Dat staat bekend als 2.5D. Xilinx (zal worden overgenomen door AMD) liep hiermee voorop, werd vziw ook gemaakt bij TSMC. Een interposer zonder schakelingen is "passief', eentje die zelf ook schakelingen heeft is "actief". Dit proces is erg duur; $30-$100 / package
  • 2 dies op een polymeer-interposer leggen (polymeer is hier: "Plastic achtig"). TSMC noemt dat CoWos, het is in gebruik vanaf ~2014 voor Xilinx, en goedkoper ($2-$3 / package) dan glazen interposer. Ook 2.5D.
  • 2 dies bovenop elkaar leggen, de onderste die kan je verbindingen aan de bovenkant geven, en dan de bovenste die kan je erop solderen, met micro-bumps. Dit is voor het eerst 3D; en TSMC noemt het 3D IC. Hierbij zijn echter de soldeer-verbindingen behoorlijk groot. Je kan niet zoveel vermindingen per oppervlakte maken, en ze verbruiken vrij veel energie.
  • 2 dies bovenop elkaar leggen, en juist hele kleine verbindingen gebruiken. Dat is TSMC SoIC; het is hetzelfde als de micro-bumps, maar dan kan je veel meer vermindingen per oppervlakte kwijt, en ze verbruiken veel mnider energie.

[Reactie gewijzigd door kidde op 29 november 2020 15:53]

Op zich prima als het lukt. Maar ik mis de doorontwikkeling. Het is lanceren, kleiner maken en volgende chip lanceren. Zonder dat ik nu zie dat een chip echt doorontwikkeld wordt qua instructies etc....
Dan heb je 5 jaar onder een steen geleefd. Intel deed dat en?....? Dat leverde heeeel veel op ja 8)7
Volgens mij is de cpu groot geworden met optimaliseren en instructies/algoritmes inbouwen. Nu ben ik de indruk dat het sneller, kleiner en cache is waar ze mee bezig zijn. Maar of er nog echt revolutie in zit...

Ik kan het mis hebben hoor maar ik zie weinig innovatie
Volgens mij zien we steeds meer instructies naar de core gaan. Nu is het blijkbaar standaard om H.265 in te bouwen in de CPU. Dat was 10-15 jaar geleden ondenkbaar, volgens mij. Daar had je dedicated GPU's voor. En ik denk dat er ook héél veel tijd in development is gegaan naar security algoritmes in-chip, over de laatste 10 jaar.

Ik denk niet dat ze stil staan, ik denk eerder dat de instructies en algoritmes die nu worden ingebakken, minder revolutionair overkomen dan 10, 20 jaar geleden.
Nouja, zelfs qua instructieset veranderd er nog wel een en ander. Maar je kan nu een consumenten cpu kopen met 16 cores voor minder dan 1000€. Met elke core stukken sneller dan een core van pak hem beet 5 jaar terug. Zit een hoop ontwikkeling in hoor. Revoluties heb je niet zo vaak.
Alles zit naast elkaar bij dat ding, dat is geen stapelen.
De apple M1 is wat is zo snel kan vinden een 10 watt chip. De grote chip komt volgend jaar en die zou rond de 45 wat zijn.
Als je dit vergelijkt met desktop chips die 75 tot 200 watt verstoken is dat totaal niet vergelijkbaar qua cooling.
Ik vermoed dat ze het high performance gedeelte aan de kant van de koeling doen, en aan de andere kant dingen als geheugen en IO wat minder hitte genereerd. In principe lijkt het mij ook ondoenlijk om high-performance chips te stapelen zonder een enorm hitte probleem te krijgen.
of het daadwerkelijk beter voor het milieu is moeten we ons afvragen. Rij nu een auto met een 2.0 zonder turbo met een verbruik van 1:12,5 (realistisch), ding heeft ondertussen 200.000 km gereden met de prognose dat ik nog zeker 150.000-200.000 kan rijden voordat de auto "op" is. Dat terwijl er momenteel nieuwe auto's al rond de 150.000 economisch totaal los zijn. Dit door de hoge verbrandingsdrukken, verstoppingen door hoge stikstof, fosfaat, sulfaat en koolstof afzetting in het motorblok en leidingen. Wat is wijsheid?
Het blijft gewoon lastig. Ik rij electrisch maar ik zie maar zelden dat mensen de daadwerkelijke kosten reëel inschatten. In dat opzicht winnen we niet veel. Mijn oude Volvo reed rustig 5 ton maar qua uitstoot ben ik nog niet echt gerust. Toch denk ik dat die auto afrijden voordeliger is voor milieu dan hem inruilen voor een nieuwe elektrische.

Maar als we de sprong voorwaarts niet maken komen we er nooit.
volledig mee eens, maar de sprong moet verantwoord zijn natuurlijk. Nu een zuinig auto kopen die 1:20 rijd om hem binnen 5 jaar in te ruilen voor een zuinigere auto die 1:25 rijd is natuurlijk niet milieu bewust bezig zijn. als je een auto al 10-15 jaar rijd en hem dan inruilt op een significant zuiniger model of elektrisch ben je al een stuk beter op weg imo. Praat in mijn geval ook over een Volvo C30 ;)
Dan is een hybride toch zo gek niet. Ik rij gemiddeld 1:21 met een bak uit 2011, gekocht voor €8900 en 130000 zelf mee gereden. Ik verwacht er nog wel 150000 mee te kunnen rijden. De motor heeft lang zoveel niet te lijden als een gekoppelde bak want nooit hele hoge of hele lage toeren. Bij 350000km en een benzine prijs van 1,50 is dat €17000 verschil. De hybride heeft dan ernstig veel minder CO2 uitgestoten. Hoe het hele plaatje er uit ziet van craddle to grave durf ik echt niet te zeggen.
3nm procede? Gaat dit over een ander proces dan gebruikelijk? Ik ging er vanuit dat 7nm tegenwoordig de norm zou zijn wat al redelijk cutting edge is, iets wat ASML aan het verwezenlijk is.
Apple heeft momenteel al 5nm soc’s, ook gemaakt door tmsc.
Je moet bedenken dat het jaren kost om zo'n productielijn op gang te krijgen. Dus als je nog producten gemaakt op 7nm kan kopen, kan je bedenken dat fabrikanten al twee stappen verder bezig zijn met voorbereidingen. Ze willen namelijk ook in de toekomst competitief blijven.
2020: TSMC N7 / Samsung 8nm / Intel 10nm: Ongeveer vergelijkbare processen; nog niet gemaakt met EUV mar het ouderwetse "DUV (193nm)" en de norm in 2020. Intel heeft alleen zeer veel problemen bij Intel 10nm; daarom kunnen ze maar een klein gedeelte van hun producten op 10nm maken.
Op zeer kleine schaal wordt er bij TSMC N7+ en bij / Samsung 7nm EUV gemaakt; allebei 1e gen EUV (13.5nm) processen. Bij TSMC was dat alleen voor Huawei. Apple & co sloegen het eerste N7+ procede over.

2020: TSMC N5: "Cutting edge" in 2020; dit 2e gen EUV - proces wordt op dit moment alleen nog maar in massa-productie ingezet voor smartphone SoC's van Apple en Huawei; en de M1-chip voor MacBooks.

2021: TSMC N5P: "Verbetering" van TSMC N5; Apple zal dit bij TSMC 3e generatie EUV-proces gaan gebruiken voor de volgende iPhone en misschien Mac-meuk. Vermoedelijk gaat AMD dit proces ook gebruiken.
Ook kan er in 2021 gebruik worden gemaakt van TSMC N6: Dit is de oplovlger van wat vroeger TMSC N7+ heette (zie 2020). N6 is een goedkopere versie van N5; die "terugwaarts-compatibel" is met N7.

Dus AMD kan alle 7nm-chiplets uit 2020 (Zen 3) vrij goedkoop overzetten van N7 DUV naar N6 EUV voor een goedkope upgrade als ze zouden willen; maar vermoedelijk zijn ze al aan de slag met N5 of N5P.

2022: TSMC N3 / Intel 7nm: Dan de cutting-edge-node. TSMC N3 gaat vermoedelijk in maart 2022 in massa-productie, om op tijd te zijn voor de nieuwste iMeuk die dan tussen augustus en oktober op de markt komt. Intel 7nm is voor 2022 aangekondigd; maar gaat dat jaar waarschijnlijk nog niet in "volledige massa-productie"; dat zal bij Intel waarschijnlijk 2023 worden.
Heel erg dank voor deze info! Dit geeft me veel meer inzicht. Ik neem aan dat alle EUV processen op dit moment ASML als hoofdleverancier hebben met de twinscan apparatuur? Intel krijgt misschien het van een andere leverancier zoals GlobalFoundries?
Inderdaad, ASML is de enige leverancier van EUV scanners.

Globalfoundries had destijds slechts 1 EUV-scanner voor zover ik weet, en dat was nog een beetje een "prototype". Globalfoundries heeft afgezien van het produceren van 7nm, en dus ook van het prodcueren met EUV. Dus Globalfoundries, en ook partner IBM, doen helemaal niets meer met EUV.

De EUV lithografie-machinne van GloFo is "teruggenomen" door ASML en aan een andere klant verkocht. Tegenwoordig staat >50% van de wereldwijde EUV-apparatuur bij TSMC.. Daarna zal Samsung vermoedelijk de meeste machines hebben, gevolgd door Micron / Intel.

[Reactie gewijzigd door kidde op 29 november 2020 23:03]

Hoe zouden ze dit gaan koelen is mijn grootste vraag. Kanalen door de chip heen?
Geweldig dit. Prachtige vorm van een diepgaand supply chain management en inter-organisationele samenwerking. Als AMD dit soort projecten blijft doen dan hebben ze het R&D budget van intel helemaal niet nodig.
Allicht, want een deel van het budget zit dan bij TSMC. Daar staat tegenover dat elke chip iets duurder is, omdat TSMC ook winst moet draaien. Tegelijkertijd is een deel van het risico ook voor TSMC, dus wel echt win-win.
Niet perse, dat geldt alleen als je de productiecapaciteit net zo efficiënt kan gebruiken als de contract manufacturer. Investeringen worden verspreid over veel meer chips.
Het 3D chip procedé zou je kunnen vergelijken met de volgende foto : https://rutgerbakt.nl/wp-...cept-1200x0-c-default.jpg

Genoeg lucht om te koelen, en alles is gestapeld. Zo kan je meerdere torentjes naast mekaar gaan printen, met tussen en rond elke toren een aluminium vin die dan weer verbonden is met de koeler bovenaan om alles extra te koelen.

Geheugen zal ook op deze manier worden geprint voor de GPU.

Dus stel bijvoorbeeld 4 keer een 5950 CPU in een 2 x 2 vierkant (met al die 3nm torentjes) of theoretisch 4x de kracht van een 5950 CPU. Hoe kleiner het torentje, des te meer performance ze "denken" te kunnen krijgen. Uiteraard is dit nog allemaal theorie. In de praktijk zullen ze nog veel bottlenecken moeten oplossen qua warmte en kracht om sneller te gaan worden dan 1 enkele 5950 chip.
Probleem is dat de 5950 nu ongeveer 100 Watt verstookt.
Als je er daar 4 van in een package steekt wordt het onprettig qua koeling...
Vraag is of als je de core op 3 nm weet te maken, of je dan naar ~25 Watt terug weet te schalen...
3nn tenopzichte van 7nm is dat meer dan 50% kleiner... Dus ook de helft van energie verbruik, de helft aan warmte of dubbel zoveel performance?

Of schaalt dit niet lineair?
Volgens mij schaalt het aantal nanometers alleen niet linear. Maar een verbetering in de architectuur kan ook voor performance verbetering zorgen bijvoorbeeld.
2D schaalt het exponentieel, alleen is het niet zo dat alle componenten op de kleinste node gemaakt worden, wat juist de kracht is van het big.little design van de Zen-architectuur om lekstromen te beperken en de yields hoog te houden.
Bij het basis model van een transistor, die vroegah best nauwkeurig was, schaalde het kwadratisch. Tegenwoordig is het echter veel gecompliceerder. We hebben een tijdje gehad dat lineair schalen best een redelijke aanname was. Tegenwoordig is het echter steeds minder. Dat is ook een reden dat GPU designers niet meer enorme haast hebben om het allernieuwste procedé te gebruiken, en dat het meer de mobiele SoCs zijn, die zoveel mogelijk transistoren erin willen kunnen stoppen.
Staat iets op Wikipedia
In August 2020, TSMC announced details of its N3 3nm process, which is new rather than being an improvement over its N5 5nm process.[26] Compared with the N5 process, the N3 process should offer a 10-15% (1.10-1.15x) increase in performance, or a 25-35% (1.25-1.35x) decrease in power consumption, with a 1.7x increase in logic density (a scaling factor of 0.58x), a 1.2x increase (0.8x scaling factor) in SRAM cell density, and a 1.1x increase in analog circuitry density.
In zekere zin is dit gegeven wellicht ook interessant voor nieuwe iteraties van de next-gen consoles, kleinere, if not zuinigere versies?
Wanneer gaan we nou de amd en samsung samenwerking zien voor de mobiele chips?
En kan het reageer gedeelte aub naar boven worden geplaatst? Vind het nogal vervelend om helemaal naar beneden te scrollen.
Heeft dit ook iets met ASML te maken? Werken die hier ook aan? Of is dit een concurrent?

Op dit item kan niet meer gereageerd worden.


Nintendo Switch (OLED model) Apple iPhone SE (2022) LG G1 Google Pixel 6 Call of Duty: Vanguard Samsung Galaxy S22 Garmin fēnix 7 Nintendo Switch Lite

Tweakers vormt samen met Hardware Info, AutoTrack, Gaspedaal.nl, Nationale Vacaturebank, Intermediair en Independer DPG Online Services B.V.
Alle rechten voorbehouden © 1998 - 2022 Hosting door True