'TSMC vraagt 30.000 dollar per 2nm-wafer, 45.000 dollar per 1,6nm-wafer'

Bedrijven die een 2nm-wafer bij TSMC willen bestellen, zullen hiervoor ongeveer 30.000 dollar moeten neertellen. Dat schrijft de Chinese krant China Times. Een enkele 300mm-wafer, geproduceerd op het 1,6nm-procedé van TSMC, kost naar verluidt 45.000 dollar.

De China Times schrijft dat TSMC op het punt staat om chips op het 2nm-procedé te produceren. Het is hierbij niet duidelijk of het om afgewerkte chips gaat of dat er eerst nog testexemplaren worden gemaakt. Het artikel vermeldt niet hoe groot de diameters van de TSMC-wafers zijn, al is een diameter van 300mm gebruikelijk bij het Taiwanese bedrijf. Het is niet duidelijk hoeveel chips er per wafer kunnen worden geproduceerd.

Uit de berichtgeving van de krant blijkt dat Apple, MediaTek, Qualcomm en AMD tot het selecte gezelschap van techbedrijven behoren dat in 2026 chips op het 2nm-procedé laat bakken. Apple zou de A20- en M6-chip op deze node willen laten bakken, terwijl MediaTek hetzelfde wil doen met de komende Dimensity 9600-processors. Qualcomm heeft een bestelling geplaatst voor de Snapdragon 8 Elite Gen3, terwijl AMD zijn nieuwe generatie EPYC-serverchips op de node zal laten bakken.

TSMC maakte in 2023 zijn plannen voor de 2nm-technologie bekend. Daarbij gaf het bedrijf ook updates over de 3nm-node en nieuwe transistorontwikkelingen voorbij de 2nm. Tweakers schreef toen een achtergrondartikel over de aankondigingen van het bedrijf. TSMC heeft de hierboven genoemde prijzen per wafer niet officieel bevestigd.

Reacties (99)

[incapable]

Ik heb echt geen referentiekader voor deze prijzen, is dit duur?

[Dutchzilla]

28nm is $3000-5000 600 chips per wafer*

7nm is $8000-10000 500 chips per wafer*

5nm is $16000-20000 400 chips per wafer*

3nm is $20000-25000+ 300 chips per wafer*


*Afhankelijk van chipgrootte, yield en layout

[Werelds]

De manier waarop je het aantal chips per wafer stelt is onjuist.

- Ongeacht het procedé, de wafers waar we het hier over hebben, hebben een diameter van 300mm (kleiner en groter bestaan wel)
- Aantal chips uit een wafer is enkel afhankelijk van de grootte van de chips. Met een chip van 10 bij 10 millimeter zul je er op alle 4 de procedé's zo'n 600 stuks uit een wafer krijgen*, ook al zal de "3nm" chip makkelijk 10 keer zo veel transistors bevatten
- Anderzijds zal de chip bij gelijk aantal transistors juist kleiner worden. Dat is wat we een die shrink noemen. Dus als die 10x10 chip 1 miljard transistors bevat op "28nm", zal die op "3nm" zakken naar iets boven een enkele vierkante millimeter en krijg je er tienduizenden uit een wafer**
- Vorm van de chip doet er ook toe! Een 2x50 chip heeft evenveel oppervlakte als een 10x10 chip, maar je zult zo'n 15% minder chips uit een wafer krijgen omdat die rond zijn en je ruimte verliest
- Jouw cijfers gelden enkel voor telkens groter wordende chips

Als voorbeeld, de chip van een 4090 (AD102) is 608,5mm² groot en bevat 76,3 miljard (76300 miljoen) transistors op TSMC's N4, voor een dichtheid van 125,4 miljoen transistors per vierkante millimeter. De chip van een 3090 Ti (GA102) is 628,4mm² groot en bevat slechts 28,3 miljard transistors op Samsung's 8LPP, voor een dichtheid van 45 miljoen transistors per vierkante millimeter. In beide gevallen krijg je er hooguit zo'n 90 uit een wafer. Maar als de N4 wafer $20k kost en de 8LPP wafer slechts $10k, moet de N4 chip dus ook twee keer zo duur zijn om dezelfde marge te behouden.


* yields even negerend. Je mag dan wel 600 chips uit een wafer krijgen, ze zullen niet alle 600 werken.
** In de praktijk zal dit niet haalbaar zijn, zullen er minder zijn doordat je zo'n minuscule chip niet zo dicht op elkaar kunt bakken.

[Reactie gewijzigd door Werelds op 3 juni 2025 12:50]

[powerbug]

je zit miljoen en miljard door elkaar te gooien

[Werelds]

Dank je, heb een foutief "miljard" door "miljoen" vervangen.

[TD-er]

Uiteraard zit je met 3 nm tov. 5 of 7 nm op meer transistoren per oppervlak.
Echter groeien de high-end chips ook steeds meer in aantal transistoren, dus in die zin zou het niet heel vreemd zijn wanneer een nieuwe generatie chips op een eveneens nieuwere generatie silicon productie amper kleiner is en dus blijf je met een relatief constante hoeveelheid chips per wafer.
Bepaalde items op een chip kun je ook niet echt veel kleiner maken, ookal laat het productie-proces dit toe.
Bijvoorbeeld traces die gebruikt worden voor de stroomvoorziening zul je niet ineens kleiner kunnen maken.
Sterker nog, ik vermoed zelfs dat die met het steeds verder toenemende verbruik van high-end chips, wellicht wel meer ruimte innemen op een chip.

Ik heb geen idee of de genoemde prijzen per wafer 'hoog' zijn of niet.
Sowieso is iets wat vernieuwend is, vaak in 't begin veel duurder. Dus voor hetzelfde geld (pun intended ) kan het zijn dat dit de vergelijkbare prijzen zijn voor 'state-of-the-art' wafer-technieken en is hiermee de oudere generatie hierdoor net een stukje goedkoper geworden.

[Raindeer]

Toevoeging:

Anandtech had het over 532 Qualcomm Snapdragon dies per wafer op 7nm https://www.anandtech.com/show/13687/qualcomm-snapdragon-8cx-wafer-on-7nm

EETiimes: Iphone A17 chip is 620 chips per wafer en de M3 zou 450 chips per wafer zijn. Met yields rond de 70% op 3nm

https://www.eetimes.com/tsmcs-3-nm-push-faces-tool-struggles/

[Reactie gewijzigd door Raindeer op 2 juni 2025 15:47]

[vanaalten]

Maar aangenomen dat de chipgrootte gelijk is passen er net zoveel chips op een gelijke grootte wafer.

Het grote onderscheid zal dan vooral 'yield' zijn: praten we over chips voor test of na test? Moderne technologie zal nog niet zo 'volwassen' zijn qua afstelling, dus lagere yield hebben (en dus minder *werkende* chips per wafer).

[downtime]

Maar aangenomen dat de chipgrootte gelijk is passen er net zoveel chips op een gelijke grootte wafer.

Maar dat kun je niet aannemen. Op 2nm zal een verder (qua functionaliteit) identieke chip kleiner zijn dan een chip op een ouder procede en passen er dus meer van die chips op dezelfde wafer.

[jdh009]

Klopt, toen ik het overzicht las vroeg ik me ook het een en ander af, dus zelf het een en ander nagezocht. Wat je volgens mij kunt stellen is dat bij de door Dutchzilla genoemde wafers vrijwel iedere wafer een 300 mm (12 inch) is. De (gelekte) prijzen van TMSC vond ik hier (2004-2022) en hier (2020-2025, met pprijsontwikkeling over tijd) en bedragen (inflatiecorrectie niet toegepast):

• 90nm (2004): $2.000
• 40nm (2008): $2.600
• 28nm (2014): $3.000
• 10nm (2016): $6.000
• 7nm (2018): $10.000
• 5nm (2020): $16.000
• 3nm (2022): $20.000
• 2nm (2025) $25.000

De meerprijs per wafer komt vooral door duurdere materialen (zoals wafers die schoner, vlakker, zuiverder en mechanisch stabieler moeten zijn, en de hogere kosten voor EUV-resist en reticles), extra processtappen (EUV double patterning) en duurdere apparatuur om dit alles te doen (blame ASML). Dat maakt het mogelijk om een aantal algemene regels te stellen over chipdichtheid, kostprijs en opbrengst per wafer. Het waferformaat ligt immers vast, waardoor het aantal chips per wafer vooral wordt bepaald door de chipgrootte, complexiteit, gebruikte node en de yield./

In theorie zou je bij kleinere nodes dus het volgende verwachten:

1. Een kleinere node laat kleinere dies toe en dus méér chips per wafer
2. Bij gelijke chipgrootte neemt de complexiteit toe: meer transistoren per mm²
3. Meer chips per wafer verlaagt de kostprijs per chip, als de yield gelijk blijft
4. Een kleinere node betekent echter ook een duurdere wafer

In de praktijk:

1. Chips worden meestal niet kleiner, omdat ontwerpers de extra transistorruimte gebruiken voor meer functionaliteit (vooral bij high-end SoC’s, GPU’s en CPU’s)
2. De chipgrootte blijft daardoor gelijk of groeit zelfs, waardoor het aantal chips per wafer beperkt blijft
3. Niet elke chip vereist een kleinere die; soms zijn oudere nodes goedkoper en praktischer (zie veel uit de autobranche)
4. Bij nieuwe nodes is de yield in het begin vaak lager door een hogere kans op defccten
5. Daardoor zijn er minder werkende chips per wafer dan je op basis van de node zou verwachten
6. Intussen stijgen de waferkosten, wat de prijs per werkende chip verder opdrijft
7. De yield verbetert vaak na verloop van tijd, zodra bijv. TMSC het productieproces beter onder de knie heeft
8. De transistordichtheid blijft in de praktijk vaak achter bij de theoretische limiet, waardoor de verwachte efficiëntiewinst per mm² niet volledig wordt gehaald (zie tabel hieronder).

En ik zal vast nog wel wat missen. Tijdens het zoeken kwam ik een mooi voorbeeld tegen van de iPhone-SoC. Tabelletje hier: https://tweakers.net/fotoalbum/image/BJsxXjGq7MzWp3C2LYBuFX9L.webp.

Als je de Apple-SoC’s van A10 tot A14 vergelijkt, zie je dat de die size niet geleidelijk afneemt. Van 125 mm² bij de A10 (16nm, 3,3 miljard transistors) daalt het eerst flink tot 83 mm² bij de A12 (7nm, 6,9 miljard transistors), maar stijgt daarna weer naar 98 mm² bij de A13, omdat Apple op dat oppervlak (nog) meer functionaliteit wilde onderbrengen. Bij de A14 (5nm, 11,8 miljard transistors) daalt de die size licht naar 88 mm², maar blijft deze nog steeds groter dan bij de A12.

Een 300 mm-wafer heeft een totaal oppervlak van ongeveer 70.700 mm², maar door de cirkelvorm en de rechthoekige vorm van chips treden er randverliezen op. Het bruikbare oppervlak voor chips ligt daardoor meestal rond de 63.000 tot 65.000 mm². Bij een chipgrootte van circa 100 mm² passen er dus grofweg 630 tot 650 chips op één wafer, mnatuurlijk afhankelijk van de plaatsing en de vorm van het chipontwerp.

Als we dit toepassen op Apple, zien we dat chips in de praktijk niet altijd evenredig krimpen bij een kleinere node. Apple gebruikt de extra transistorcapaciteit zoals de zien is vaak voor meer cores, grotere GPU’s of AI-units, waardoor de die-grootte regelmatig gelijk blijft of zelfs toeneemt, zoals in het voorbeeld van twee alinea's terug. Hierdoor nam het aantal chips per wafer niet sterk toe en daalde het zelfs percentage werkende chips, ondanks theoretisch kleinere die grootte.

Als je daarmee gaat rekenen, kun je voor Apple de volgende theoretisch te verwachten aantallen chips per wafer afleiden. Deze schattingen houden ook rekening met randverliezen, dus met het effectief bruikbare oppervlak van een 300 mm-wafer:

• 28 nm (A7, 102 mm²): +/- 620 chips
• 20 nm (A8, 89 mm²): +/- 715 chips
• 16 nm (A9, 96–104 mm²): +/- 610–660 chips
• 16 nm (A10, 125 mm²): +/- 510 chips
• 10 nm (A11, 89 mm²): +/- 715 chips
• 7 nm (A12, 83,3 mm²): +/- 760 chips
• 7 nm (A13, 98 mm²): +/- 650 chips
• 5 nm (A14, 88 mm²): +/- 720 chips

One of the immediate ramifications of dual sourcing is that the die sizes of the A9s are different. The A9 produced by Samsung on their 14nm FinFET Process is the smaller of the two, at 96mm2. Meanwhile the A9 produced on TSMC’s 16nm FinFET process is 104.5mm2, making it about 9% larger. Though not an immense difference in size (and not that we’d expect otherwise) there are tradeoffs to be had. With all other things held equal, the larger TSMC die would produce fewer complete dies per 300mm wafer, and any given die is more likely to have an imperfection since there are fewer dies for the same number of imperfections.

Bron: https://www.anandtech.com/show/9686/the-apple-iphone-6s-and-iphone-6s-plus-review/3

Waardoor je kunt stellen dat: een groter oppervlak levert minder chips per wafer op en vergroot de kans dat een defect een chip raakt.

Ook de yield daalt over het algemeen bij nieuwe, fijnere nodes, vooral in de beginfase, al is volgens recentere cijfers de yield van TSMC’s 3 nm inmiddels (2025) boven de 90% terwijl het bij Samsung minder goed gaat (maar dit is wel sterk afhankelijk van ontwerp en klant):

Media reports said TSMC has already boosted the yield of its 7nm and 5nm chips to 93.5% and 80%, respectively, in 2019. Now TSMC is making 3nm chips with a yield of 55%, competing against Samsung’s 60-70%.

Samung: According to South Korean media outlet Chosun Biz, even after three years of mass production, its 3nm yields remain at just 50%.

Bron: https://asiatimes.com/2024/02/smic-to-sell-huawei-costly-inefficient-5nm-chips en https://www.trendforce.com/news/2025/05/29/news-samsungs-3nm-yield-reportedly-stuck-at-50-far-behind-tsmcs-90/

Daardoor kunnen er vrij veel chips wel geproduceerd worden, maar uiteindelijk onbruikbaar blijken door defecten, wat resulteert in een lage yield. Soms zijn ze nog deels bruikbaar, als defecte onderdelen uitgeschakeld kunnen worden terwijl de rest van de chip nog functioneert, zodat ze alsnog binnen de specificaties vallen en als een lager model verkocht kunnen worden, wat kosten kan besparen.

Maar dat kun je niet aannemen. Op 2nm zal een verder (qua functionaliteit) identieke chip kleiner zijn dan een chip op een ouder procede en passen er dus meer van die chips op dezelfde wafer.

Dat klopt... theoretisch betekent een kleinere node kleinere transistoren, en dus een kleinere chip bij gelijke functionaliteit. Maar, zoals je hierboven in mijn veel te uitgebreide tekst leest, is niet elke chip gebaat bij een kleinere node. Of dat zinvol is, hangt af van de toepassing, de bijbehorende kosten, de beschikbaarheid van productiecapaciteit en eisen zoals betrouwbaarheid, bestendigheid of lange levertermijnen (vooral in de auto-industrie krijgen oudere nodes vaak de voorkeur, omdat kleinere nodes gevoeliger zijn voor spanningspieken, hitte en straling.)

En zelfs als een chip wel op een kleinere node wordt geproduceerd, betekent dat niet automatisch dat hij ook kleiner wordt, zoals in het voorbeeld van Apple’s SoC’s, waar de diegrootte vaak gelijk bleef of zelfs toenam. Daardoor blijft het aantal (potentiële) chips per wafer in de praktijk meestal vergelijkbaar met eerdere generaties, zolang een kleinere node vooral benut wordt voor extra functionaliteit binnen dezelfde oppervlakte en dat in het eindproduct ook daadwerkelijk een meerwaarde oplevert.

[Reactie gewijzigd door jdh009 op 2 juni 2025 17:53]

[vanaalten]

Ja, als de functionaliteit identiek is. Dat is jouw aanname en dan kan ik ook roepen "dat kun je niet aannemen".

Ik denk namelijk dat bij een kleiner proces er meer functionaliteit in dezelfde oppervlakte zal worden gestopt, dus dat je eerder zal zien dat de gemiddelde chip-afmeting gelijk zal blijven.

[FreezeXJ]

Nee, want over het algemeen heeft een klant een functionele wens, en niet een oppervlakte-wens. Daar zoekt ie vervolgens een passend proces bij, met een oppervlakte als gevolg.

Dus hoe kleiner je procede, hoe meer chips je uit een wafer kunt halen, en dat beperkt de kosten per chipje een beetje.

Die wensen veranderen met de tijd, net als de kosten van een wafer met procede X, en daardoor krijgen we meer functionaliteit voor een bepaald bedrag.
Ooit was 28nm ook 'onbetaalbaar', nu is dat een pak goedkoper, en daarmee goed voor minder geavanceerde logica (waarbij de kosten van packaging et cetera belangrijker worden).

Ik weet niet precies waar DutchZilla z'n informatie vandaan heeft, maar ben vooral benieuwd naar de asterisken erbij.

[Reactie gewijzigd door FreezeXJ op 2 juni 2025 13:57]

[vanaalten]

Als dat zo was zouden chips nu allemaal een vierkante millimeter groot zijn, want dertig jaar geleden waren ze een vierkante centimeter.
En dat wat ik schrijf is natuurlijk onzin en de enige reden waarom dat onzin is: de functionele wens verandert.

Er is meer mogelijk - meer transistoren per oppervlak - en dan weet de mens wel iets aan functionaliteit te verzinnen om er gebruik van te maken.

[FreezeXJ]

Dat maakt het vergelijken van kosten zoals gepresenteerd nogal onzinnig, want je bent dan appels met peren aan het vergelijken. De kosten zijn op _dit_ moment, anders moet je vergelijken met wat 28nm in 2011 kostte.

[tedades]

De latest-greatest node is ook altijd de duurste node. Als er een nieuwe node is zal de prijs zakken van de vorige node.
Want volgens mij nieuw is voor deze nodes is dat de prijs per wafer nooit eerder zo hoog was. Maar inflatie geeft hier mogelijk een vertekend beeld.

[_Pussycat_]

Ik weet niet precies waar DutchZilla z'n informatie vandaan heeft, maar ben vooral benieuwd naar de asterisken erbij.

Die "informatie" is complete onzin, je kunt echt niet één grootte voor chips vastleggen. Zie bv. Wikipedia: GeForce RTX 50 series voor nVidia-GPU's, die-size 181 mm² voor 5060 en 750 mm² voor 5080/5090.

[downtime]

Dat klopt. We maken beiden aannames die niet zo sterk zijn. Dat probeerde ik ook te illustreren. Op een kleiner proces kun je inderdaad meer functionaliteit in dezelfde oppervlak stoppen, en dat zal de ontwerper meestal ook doen, maar het is de vraag of die twee ontwikkelingen, steeds kleiner procede en steeds complexere chips, gelijk oplopen. Een nieuwe chip op het nieuwe procede kan best complexer EN kleiner dan zijn voorgangers zijn. In een desktopcomputer win je meestal niet zoveel met een kleinere chip die hetzelfde presteert maar voor mobiel gebruik heeft dat wel voordelen.

[riyakuya]

Ah, dat geeft me al meer duidelijkheid over de potentiele reden voor deze cijfers. Ik vond het vreemd om te zien dat een kleinere procede minder chips opleverde op (wat ik denk dat) dezelfde grootte wafer is. Maar, dat zou dus betekenen dat de chips zelf in het algemeen groter worden aangezien er bij een kleiner procede minder chips uit 1 wafer komen. Alsnog een beetje vreemd eigenlijk?

[Hatseflats]

Bovendien wordt het productie proces niet echt kleiner, er staat dan wel 1,6 nm, maar dat is meer een marketing term. Je zou het beter geoptimaliseerd kunnen noemen.

[jbhc]

Als je more's law bekijkt zie je dat het ook niet heel gek is dat chips blijven groeien.

Die stelt namelijk dat het aantal transistoren elke zoveel tijd verdubbeld.

Neem bijvoorbeeld deze (random gegoogelde) sheet: https://i.sstatic.net/HArZ6.png

[Thekilldevilhil]

Wat mij betreft kan je dat prima aannemen. De gangbare consumenten cpus schommelen al jaren zo'n beetje rond de 200~250mm2. Soms een beetje groter, soms wat kleiner. De maximum grootte van gpus een beetje hetzelfde verhaal. 800ish mm2 is het maximum. Ook met de A SoCs hetzelfde verhaal, afgerond ongeveer elke generatie even groot.

Aannemen dat bij een nieuw procede de chips kleiner zullen worden is wat mij betreft juist niet realistisch. De praktijk zal zijn dat het verhoogde transistor budget gebruikt gaat worden om te chips sneller te maken.

[Nox]

En dan is de vraag nog of de wafers gelijk zijn aan grootte. Als de 2nm op 200mm wafers gebakken wordt gaat dat hard achteruit.

[Nas T]

Ik ga er van uit dat de koper "niks" merkt van de yield. TSMC bakt de chips en zal neem ik aan functionele chips verkopen. Het is dan aan TSMC om er alles aan te doen om de yield op te krikken om meer winst te kunnen maken of concurrerend te zijn qua prijs per wafer.


"niks" en niet niks, want een lage yield zal een hogere prijs per wafer betekenen, en netto minder chips per dag.

[Hobbit13]

Nee, zo simpel zit het niet. Een matig chipontwerp resulteerd ook in een lagere yield, net zoals issues met het bonden etc. Yield is sowieso niet zwart-wit, bv een 2 of 3 GHz processor kan intern 100% gelijk zijn, waarbij de "best gelukte" die's in de 3 GHz modellen ingezet worden. Maar als slechts 10 % goed genoeg is voor de 3 GHz, terwijl de vraag ogeveer 50/50 verdeeld is tussen 2 en 3 GHz, kom je nog wel in problemen met je yield, ookal is niets "stuk".

[napata]

TSMC verkoopt wafers en geen chips. Dat merk je toch zo aan alle producten van onvolledige chips die er zijn? Kijk bijvoorbeeld wat ze met de PS5 doen. Dat zijn allemaal onvolledige chips om defecten op te vangen. Of de 5600X3D die maar in 1 winkel te koop was.

Yields zijn trouwens ook zeer afhankelijk van de chip zelf en daar heeft TSMC niets mee te maken.

[Reactie gewijzigd door napata op 2 juni 2025 13:56]

[vanaalten]

Ik vermoed eigenlijk dat TSMC wafers verkoopt *voordat* de chips getest zijn.

Dus als klant stuur je een chipontwerp naar TSMC, die maken er maskers van, produceren het aantal wafers dat je besteld en sturen die terug naar klant. Die stuurt ze vervolgens naar een test-firma die het door jou gemaakte testprogramma er op loslaat en je laat weten welke chips op de wafer correct zijn. En dan stuurt klant de wafer naar een afmontage-bedrijf die de wafer zaagt en de correcte chips in een behuizing stopt.

Het zal dan aan de klant zijn om bij een lage yield te onderzoeken wat de oorzaak is - en als de oorzaak bij TSMC ligt, dat daar aan te kaarten.

[Vorlon]

Wat je doet bij TSMC is een productie slot op een specifieke lijn inkopen. En dan krijg je een wafer terug. Wat je daar dan verder mee doet maakt TSMC niks uit. Mijn laatste ervaringen waren trouwens met 90nm.

[dasiro]

van waar komen die cijfers en waarvoor staan ze? Het lijkt me dat een productieprocédé niet veel invloed zou mogen hebben op het aantal chips/wafer tenzij de die-size plots veel groter is geworden of dit het aantal goede chips is en de yields abominabel geworden zijn.

[StephanKwaks]

Nieuwe generatie Litho machines die x-keer zo duur zijn als de vorige generatie, meer stroom verbruik om meer EUV licht op te wekken, meer yield loss, minder wafers per uur/dag (dus minder dekking overhead kosten), hogere maintenance kosten om de machines draaiende te houden.

Dit zijn waarschijnlijk maar een aantal van de factoren die de prijzen fors opdrijven.

[dasiro]

enkel de yields en die-size kunnen voor zo'n verschil in aantal chips/wafer zorgen. Bij de prijs per wafer stel ik me die vragen niet, maar mij lijkt het een appelen/peren vergelijking te zijn.

[Revres]

Hoe kun je meer chips uit een wafer halen als de chip zelf groter is? Of begrijp ik dan niet helemaal hoe de afmetingen worden bepaald? Heeft het chipformaat misschien meer te maken met de diepte dan met de breedte?

[Xfade]

Met de grootte van de wafer. Ze zijn zelfs op vierkant gaan bakken. Maar er is een ommekeer bezig waar ze wel weer groter gaan. Maar het schijnt lastig te zijn.

[sjettepetJR.]

Ik weet niet zeker of ik je verkeerd interpreteer, maar om duidelijk te zijn; het aantal 'nm' van de chip zegt in principe niets over de grootte van de chip.

Een extreme versimpeling, maar bijvoorbeeld 3nm geeft de precisie van het proces aan en hoe groot elk 'onderdeel' op de chip is. Als die onderdeeltjes kleiner zijn kun je dus meer logica kwijt op hetzelfde oppervlak. Op die manier kan je dus een snellere chip maken die even groot is. Of een even snelle chip die kleiner is.

Om die reden begrijp ik ook absoluut niet wat Dutchzilla met zijn comment bedoelt. Het is een beetje als zeggen 'voor het betegelen van deze vloer heb je 20 tegels nodig' terwijl er tegels van 10x10cm bestaan en tegels van 80x80cm bestaan.

[sjettepetJR.]

Dat sterretje doet wel heel veel werk hier. Wat is precies de informatie die we nou uit deze getallen kunnen halen?

Dit is alsof je zegt dat je een badkamer kan betegelen met +- 200 tegels, afhankelijk van hoe groot de tegels zijn. Die informatie is compleet nutteloos aangezien de tegelgrootte makkelijk een factor 100 verschil kan maken.

[P_Tingen]

En aanvullend (voor wie geen zin heeft in rekenen):

28nm is $3000-5000 600 chips per wafer* -> € 5 - 8 per chip
7nm is $8000-10000 500 chips per wafer* -> € 16 - 20 per chip
5nm is $16000-20000 400 chips per wafer* -> € 40 - 50 per chip
3nm is $20000-25000+ 300 chips per wafer* -> € 66 - 83 per chip

[gambit348]

Dit klopt niet volgens mij. Alle wafers bij TMSC zijn 12 inch
Dat wil zeggen dat als de die size van de chip niet veranderd het aantal hetzelfde blijft.
In de praktijk worden chips kleiner dus past er meer op

in het geval van amd waar de 1600x een die size heeft van 213 mm2
en de 9600x een die size heeft van 70 mm2

Dit heeft als resultaat dat er 298 Ryzen 1600X en 908 Ryzen 9600 op een wafer passen rekening houden met 10% verlies voor de randen waar geen volledige chips passen.

[n4m3l355]

Ik verwachtte dat er bij een productie die kleiner wordt uitgevoerd dat er meer chips uit een wafer komen echter... de chips worden des te complexer en worden dan ook niet altijd kleiner (zo niet zelfs een stuk groter) en de yields vallen lager uit.

Neemt niet weg, stel dat men op 2 nm 300 chips weet te produceren is dat "slechts" 100 usd per chip. Dit is wel een beperking voor entry chips voor partijen zoals AMD/Intel, dan liggen die kosten nog steeds te hoog.

[BarnET]

Wafers formaat is al tijden een cirkel van 300mm

GPU’s worden de laatste jaren niet groter dan voorheen. CPU chiplets ook niet

Wat je schrijft is dus flauwekul

[_Pussycat_]

* en de aannames over chipgrootte zijn gebaseerd op niets, want enorm verschillend. Copy-paste van ChatGPT of toch Grok?

[XWB]

Zie bv https://www.techpowerup.com/forums/attachments/precio-oblea-tsmc-5nm-jpg.271429/ of https://www.techpowerup.com/301393/tsmc-3-nm-wafer-pricing-to-reach-usd-20-000-next-gen-cpus-gpus-to-be-more-expensive voor de waferprijzen van oudere nodes.

[computerjunky]

Gezien de chips niet kleiner geworden zijn is dit prijstechnisch voor de consument dus echt een groot drama.

[BarnET]

Klopt maar dat zie je toch ook terug in de GPU prijzen.

[HuRRaCaNe]

Prijzen gerapporteerd in 2022 door siliconexpert.com

• 7nm FinFET Wafer (introductiejaar 2018): $10k
• 5nm FinFET Wafer (introductiejaar 2020): $16k (60% verhoging in prijs tegenover 7nm, voor 1.8x transistordensiteit)
• 3nm FinFET Wafer (introductiejaar 2022): $20k (20% verhoging in prijs voor 1.3x transistordensiteit)

Dit zegt relatief weinig over de prijzen die individuele klanten betalen (bv. grootafnemers) en houdt ook geen rekening met eventuele prijsaanpassingen sinds 2022.

Kortom, de wafers zijn duur, maar jah waar gaan de bedrijven ze anders afnemen?

[Reactie gewijzigd door HuRRaCaNe op 2 juni 2025 13:15]

[The-Source]

Zegt inderdaad niets over kortingen maar laat wel een trend zien van.
+ 80% meer transistors = +60% prijs
+ 30% meer transistors = +20% prijs

Dus prijsverhoging in percentage zit onder de het percentage potentieel van extra transistors en in theorie ben je als afnemen dus goedkoper uit.

* yield gaat meestal wel achteruit dus per saldo zal het geen winst zijn maar wel energie zuiniger.

[aicaramba]

Even wat misschien onnauwkeurige cijfers.

Een wafer heeft een diameter van 300mm. Dat is een oppervlak van 0,07 m2. Je hebt altijd wat verliezen aan de randen, maar ik ga ik even negeren. Stel dat een chip gemiddeld 20x20mm is kunnen er zo'n 88 uitgehaald worden, dus zeg 75 na verliezen. $45000/75=$600 per chip.

Uiteraard zijn smartphone chips (die voornamelijk de meest cutting edge technologie gebruiken) een stuk kleiner. Maar stel dat het 10x10mm is dan is het nog $150 per chip.

Edit: anderen hebben al nauwkeurigere data gegeven

[Reactie gewijzigd door aicaramba op 2 juni 2025 13:16]

[kujinshi]

Volgens mij is een CPU chip in een Arrow Lake of Ryzen maar een 7mm bij 12mm. 20x20 is meer wat een GPU chip is op een grafische kaart.

[BarnET]

Klopt je zit aardig in de buurt.

[_Pussycat_]

Stel dat een chip gemiddeld 20x20mm is kunnen er zo'n 88 uitgehaald worden

pi*150² = 70686 mm²
70686 mm² / (20² mm²/chip) = 176 chips.

[adje123]

Vast wel, maar de wereld is nogal afhankelijk van TSMC dus ze kunnen hoog inzetten.

[davince72]

https://waferpro.com/how-...NXaklQ0sEh4jISng4aZKjqbSb

Maar helaas staat hier niet bij welke nm maat is gebruikt, dus alsnog waardeloos.
Maar als je gemakshalve aanneemt dat het ouder 8nm tech betreft ?! dan paseen er op 300mm wafer met chips op die technlogie 300 chips met afmeting 15mmx15mm

dus op 2nm tech zou dan 4x zoveel passen ? 1200?

[aicaramba]

Is het zo dat bij kleiner procede de chips ook fysiek kleiner worden? Lijkt me eerder dat ze vergelijkbare grootte chips maken met meer transistors.

[Vulcanic]

Dit is dus de keuze van de chipontwerper.

[davince72]

Dezelfde chips met dezelfde aantal transistors worden in mijn simpele rekensommetje 4x zo klein ;-)
Maar als je krachtigere chips wilt en de ruimte gebruikt om 4x zoveel transistors te plaatsen....tja dan haal je natuurlijk niet meer chips eruit. Logisch toch?

ps: een wafer kan verschillende maten van chips bevatten. Dus niet one size to rule them all.

[Reactie gewijzigd door davince72 op 2 juni 2025 14:59]

[locke960]

Het is een misvatting te denken dat nm naar afmetingen verwijst. Dat doet het niet.
Het staat voor nano-marketing. nano betekent dat het ongeveer 1 miljard keer minder waarachtig is dan gewone marketing.

[pagani]

Een 300mm wafer kan (afhankelijk van de grootte van de chip en spacing) zo'n 300-400 chips produceren van het formaat CPU/GPU. Als we uitgaan van 300 en een yield van 100% (dus nul defecten/fouten), dan is bij een kostprijs van de wafer van 30k dollar de kostprijs aan puur de wafer per chip 30k/300= 100 dollar.

Dan heb je dus nog niets op die wafer gezet, puur en alleen de kosten voor het "ruwe materiaal".

Voor kleinere chips is er uiteraard een andere verhouding. Voor de kleinste chips kun je tot zo'n 70k chips/wafer gaan.

[Reactie gewijzigd door pagani op 2 juni 2025 13:17]

[Nutral]

Bedoel je cpu of gpu? Een 5080 is 380mm2, terwijl een 9800x3d 80mm2 is. GPUs hebben hele grote chips.

[SuperDre]

Juist, ze hadden er ff de doorsnee prijs van een huidige wafer mogen vermelden.

[Sissors]

Het artikel vermeldt niet hoe groot de diameters van de TSMC-wafers zijn, al is een diameter van 300mm gebruikelijk bij het Taiwanese bedrijf.

Net als bij elk ander bedrijf. Dit zijn gewoon 300mm wafers, gezien er geen ander wafer formaat meer is voor een beetje moderne CMOS wafers. Oude fabs (zoals Nijmegen) draaien nog wel met bijvoorbeeld 200mm wafers, maar al het nieuwe is 300mm.

[Reactie gewijzigd door Sissors op 2 juni 2025 14:06]

[PixelPionier]

Een RTX 5090 heeft een die size van 761.56mm^2. Met een wafer diameter van 300mm, heb je zo'n 7 miljoen mm^2 ruimte. Dus er kunnen dan maximaal 9281 RTX 5090 die's uit. Dat is in de praktijk minder omdat het natuurlijk niet precies goed aansluit op de randen. Maar je komt uiteindelijk op ongeveer $3,50 per GPU (als ze allemaal goed zijn ook).

[downtime]

Ik zou nog eens opnieuw gaan rekenen. Je zit er volgens mij een paar nullen naast.

[Mees19]

Dat klopt niet, je haalt ongeveer 111 5090 die's eruit. Daar heb je een handige tool voor: Die per wafer estimator

[Roani52]

Nee, de oppervlakte van een cirkel is pi*radus², dus hier 70685 mm². Dat zijn 92 stuks RTX5090 (zonder 'snijverlies', en dus €326 per stuk bij 2 nm.

Houdt er verder ook rekening mee dat dit alleen de 'verwerkingskosten' van een wafer zijn. Je hebt ook nog een set maskers nodig voordat je jouw ontwerp er op hebt, welke een forse veelvoud kosten. Maar goed, als je tienduizenden van die wafers laat verwerken zijn dat ook de kosten niet meer.

[grasmanek94]

sqrt(761.56) = ~ 28mm
dus op een diameter van 300 mm passen er net 10 (.88)
10*10 = 100.
Hoe kom je uit op 9281? De oppervlakte van een 300 mm diameter wafer (R=150mm ^ 2 * pi) is 70683 mm2 (factor 1000x kleiner dan je beweert).
Dus 92 als het perfect past, maar dat is niet het geval.
https://www.silicon-edge....p/resources/die-per-wafer geeft aan 70 dies per wafer (gewoon even opgezocht : "wafer die calculator").
$30k/70 dies = $428 per die ex. btw.. (~450 EUR inc. btw).. als ze allemaal goed zijn. Maar reken maar met een yield van 97% dus gooi er nog eens 3% bovenop op de prijzen (~467 EUR inc. btw. per die incl yield losses).

De 4 8 9 +1's/+2's mogen zich wel schamen:
a) niet kritisch nadenken (een grove ordegrootte-fout)
b) upvoten feitelijk onjuiste content
c) het is al maandag middag na de koffie tijd

Nog een edit:
En om verder op de prijs in te haken, dat zijn de productiekosten voor de chip, dan de rest nog. R&D recuperatie, board partners die materiaal en design kosten hebben, etc.. en ik begreep dat in de tech industrie men keihard wordt uitgelachen als er niet een hoge marge op zit, en (web)winkels eisen zelf ook een marge van 25%-33% (en gaan echt niet lager zitten voor zover ik begreep, die percentages zijn gewoon *vast*), en dan nog 21% BTW natuurlijk.

Goedkoopste 5090 is nu ~2400 EUR.
1980 ex. btw voor de consument.
Ik weet niet of de winkel marge voor of na de BTW is maar ik neem aan dat ze niet hun marge willen opgeven, dus ik reken hier dan ex BTW.
500 EUR - 650 EUR marge (web)winkel.
385 EUR voor TSMC.

Blijft er voor board partner en Nvidia samen 945 eur over.
Nou laten we bedenken dat een board partner aan zo'n koeler en PCB gelukkig niet te veel kosten hebben, dus wellicht pakken ze 300 EUR (uit de losse pols/mouw/met korrel zout nemen) en Nvida de rest (645 EUR), of 50/50 (470 EUR ieder).

Dus die $3.50 zou wel lachen zijn als dat kon (dat zou dus meer dan 13400% marge [ex die packaging] zijn waar voor tech producten 300% normaal/gewenst is).

[Reactie gewijzigd door grasmanek94 op 2 juni 2025 13:42]

[DbFriso]

Eerder rond de 70 000. Een rtx 5090 die is 24.1 mm bij 31.6 mm. Als je dit invult op onderstaande site heb je 68 dies op 1 wafer.
https://semianalysis.com/die-yield-calculator/

[Nico Klus]

Een heel stuk minder. https://www.silicon-edge.co.uk/j/index.php/resources/die-per-wafer

Iets van 70+

[dcm360]

Als ik het uitreken kom ik uit op ruim 70.000mm², een factor 100 ernaast. Daarmee kom ik ook dichter in de buurt van de bedragen die rondgaan voor de kostprijs van een die voor een 5090.

[aadje93]

Laat het 50% yield zijn, nog steeds <20 usd per chip 😆

[sjekneck]

Een enkele wafer gaat never nooit 9000+ 5090 dies kunnen produceren als ze ca 750mm2 per chip zijn. Denk dat je een foutje maakt in je berekening. Als je een zoekmachine erop naslaat dan komen er 55 tot maximaal 72 chips per wafer op dat formaat en een productieplaatje van ca $375 per chip als een deel van de dies defect is. Als een enkele 5090 chip maar $3,50 kost in productie, dan maken ze wel heel veel winst per videokaart.

[vanaalten]

Je berekening gaat denk ik ergens fout.
Een wafer met diameter 300mm heeft een straal van 150mm en dan een oppervlakte (3.14 * 150 * 150) = 70686mm². Dan passen er maximaal 93 ofzo op een wafer. De prijs per chip zal dan ook wat hoger uitkomen.

[hiostu]

Het is tot slot niet duidelijk hoeveel chips er per wafer kunnen worden geproduceerd.

Dat is toch ook helemaal afhankelijk van de grootte van de chips die men ontwerpt en laat maken?

[davince72]

Dat lijkt mij ook, maar wellicht ook daarom dat het niet duidelijk is ook ;-)

[procyon]

Absoluut mee eens. Het was leuk geweest als Tweakers net dat stapje extra had gezet en een eenvoudige 'bierfiltschatting' had gemaakt om een kostprijs per CPU te benaderen.

Stel bijvoorbeeld dat Apple voor hun M4-processor gebruikmaakt van TSMC’s 1,6nm-procedé. ChatGPT schat dat de M4-chip dan ongeveer 60 mm² groot zou zijn. Op een wafer van 300 mm diameter kun je bij een 100% yield dus ruim 4500 chips produceren.

Reken je dat door, dan kom je uit op een ruwe kostprijs van zo’n 10 USD per chip. In de praktijk met realistische yield, verpakkingskosten, etc. zal dat wellicht nog onder 20 USD uitkomen.

[The-Source]

Realistisch heb je alleen vierkante/ rechthoekig chips en een wafer is rond. Dus genoeg verlies bij de randen.
Meestal zijn de chips bij de randen niet 100% perfect maar werken ze wel op lagere specs.
Maar dan heb je het alleen over de wafer en hoeveelheid chips. Neem R&D voor chip ontwerp, maken van chip masker (dan zijn er meer dan 1 per chip). En inderdaad verpakking + winst marge in rekening en je zal snel naar 80$ per chip gaan in de genoemde yield.

Maar een M4 chip is wel groter dan 6*10 mm toch? (mijn chatgpt zeg namelijk 165.9mm²)

[Reactie gewijzigd door The-Source op 2 juni 2025 13:39]

[RoyD]

Ik denk dat op de randen andere chips gemaakt worden om een optimale vulling te krijgen.

[procyon]

Maar een M4 chip is wel groter dan 6*10 mm toch? (mijn chatgpt zeg namelijk 165.9mm²)

In zijn huidige vorm inderdaad wel, maar dat is op het 3nm-productieproces, als je die bakt op het TSMC’s 1,6nm-procedé, dan worden ze kleiner.

[hugovanhees]

Wafer heeft een standaard afmeting (meestal een diameter van 12inch) waar je x chips uithaalt afhankelijk van de grootte van de chip.

[hiostu]

Dat is toch ook wat ik zeg

[vanaalten]

Precies wat ik ook had willen posten. Enige is dat de tot nu toe gangbare lithografiesystemen een reticle (licht-afbeelding afmeting) gebruiken van 33mm x 26mm, waarmee dat normaal gesproken je maximale chip-grootte wordt. En de nieuwste generatie 'high NA' EUV systemen van ASML zouden die reticle size halveren naar 16,5mm x 26mm - dus effectief ook de maximale chip-grootte halveren.

Verder zullen er nog wat variabelen onduidelijk kunnen zijn: wat is bij die 1,6nm tech de minimale afstand tot de rand van de wafer? Hoe breed gaat de zaag-baan tussen de chips zijn? Heb je nog verplichte teststructuren die extra ruimte innemen?
Maar dat is denk ik gerommel in de marge. Het lijkt mij dat men echt wel vrij precies kan berekenen hoeveel chips er uit een wafer komen, als je de grootte van een chip (je eigen ontwerp) weet.

[aadje93]

De chip misschien halveren, maar dan is het toch mogelijk er 2 naast elkaar op een pcb te solderen met interconnecties?

[vanaalten]

Voor veel klanten zal een halvering van de reticle naar 16,5x26 geen probleem zijn en past hun chip-ontwerp er probleemloos in. Die paar klanten die een groter bakbeest in gedachte hebben zullen inderdaad zo'n oplossing overwegen.

[computerjunky]

Chips zijn echter niet kleiner geworden afgelopen 10 jaar dus die gaan gewoon fors duurder worden.

[Dark Angel 58]

Met of zonder defecte chips? best goede vraag...

Ik weet niet zeker of de mensen ook wafels met defecte chips moeten betalen, maar ik vermoed van wel, omdat het productie zo ingewikkeld en ook duur is.

Toch wil ik graag weten hoeveel chips per wafel heeft en hoeveel defecten per wafel (gemiddeld)

[Reactie gewijzigd door Dark Angel 58 op 2 juni 2025 13:13]

[jumbos7]

Ook al hoeft men niet te betalen voor defecte chips zal dat in de prijs verrekend zijn. Ik neem tenminste aan dat TSMC dat per procede aardig kan inschatten. Al weet ik niet of de yield beinvloed wordt door de design van een specifieke chip of dat elke chip op een bepaalde procede ongeveer dezelfde yield zal behalen. De meeste kennis die ik heb opgestoken op chipproductie-gebied komt van Asianometry. Ik moet eens kijken of hij een video hierover heeft.

[Bruin Poeper]

Ik noemde hier eerder "grote" chips van 135mm2, maar het kan veel kleiner.

Das Die des ATmega328P ist 2,97mm x 2,95mm groß.
Een opamp uit 1980 zit op 1mm2.

Hoeveel chips er uit een wafer gaan is dus zwaar afhankelijk hoe groot je chip is...

[Xthemes.us]

Apple heeft (had?) een speciale deal wat ze alleen voor succesvolle exemplaren betalen.
Ik neem aan dat de rest inderdaad simpelweg een yield estimate krijgt en dan op basis daarvan zelf moet beslissen hoeveel ze er willen laten maken en daarvoor moeten betalen maar dat hoeveel er werken dan nog maar de vraag is.

[Reactie gewijzigd door Xthemes.us op 2 juni 2025 23:45]

[Raindeer]

had blijkbaar https://www.eetimes.com/tsmcs-3-nm-push-faces-tool-struggles/

[sjettepetJR.]

'Defect' is een behoorlijk breed begrip, dus je zal inderdaad als klant gewoon een bedrag betalen per wafer. Waarbij er contractueel een bepaald maximum aantal fouten per wafer gegarandeerd zal worden.

Het percentage defecte chips is ook sterk afhankelijk van de grootte van de chips.

Als er bijvoorbeeld 10 gigantische chips op een wafer zitten er 1 fout optreed, zal je 1 chip weg kunnen gooien wat 10% van je chips is.

Als je 100 kleinere chips per wafer maakt, en er treed 1 fout op, zal er nogsteeds maar een enkele chip weggegooid hoeven worden, wat maar 1% van chips is.

[DutchMuffin90]

Hoe verhoud zich dit tot de "goedkopere" wafers op een groter proces? Is dit exorbitant? Of in lijn der verwachting? Beetje context zou wel fijn zijn

[Bruin Poeper]

Op 300mm diameter gaan 700 vierkante centimeters. 1 vierkante centimeter lijkt me al een behoorlijk ingewikkelde chip.
Zo rond een 50 $ per chip?

Even verder gezocht, dit zijn de 'grootste' jongens die ik zo vlug kon vinden, ca 135 mm2 = 1,35 cm2:
https://medium.com/@ewout...-size-130mm2-ce18a44c5f05
https://www.tomshardware.com/news/apple-a14-bionic-revealed

[Reactie gewijzigd door Bruin Poeper op 2 juni 2025 13:29]

[Thekilldevilhil]

Die zijn beide kleine chips. De top modellen van Nvidia hebben al jaren de maximale reticle grootte. Maar ook de consumenten chips zijn al dik over de 600mm2. De 5090 chip, de GB202, is bijvoorbeeld 750.

[Reactie gewijzigd door Thekilldevilhil op 2 juni 2025 18:47]

[Loller1]

En... uhm... dus? Zonder context over hoeveel chips er per wafer zitten en/of hoeveel de prijs voor de huidige N36x procédées zijn zegt dit niet veel.

[jumbos7]

Ik vraag mij af hoe dit is vergeleken met de concurrentie, voor zover die er is op 2nm en 1.6nm. Het aantal chips per wafer zal afhangen de specifieke chip die erop gemaakt wordt. Ik neem ook aan dat TSMC rekent met een minimum yield-garantie.

[Hobbit13]

Probleem is dat er niet zo veel concurentie is. Je kunt niet even "shoppen" als je op 2nm chips gemaakt wil krijgen. Gok dat alle beschikbare capaciteit al voor de komende 2 jaar volgeboekt is. Eigenlijk kunnen ze dus vragen wat ze maar willen.

[joost00719]

Nog even en Lays vraagt dezelfde prijs.