TSMC Technology Symposium 2022

De volgende grote stap die TSMC na N3 maakt, is zijn 2nm-procedé: N2. Met behulp van een nieuw transistortype en een betere stroomtoevoer biedt N2 volgens TSMC een volwaardige node-jump ten opzichte van N3. Het bedrijf claimt dat N2 gemiddeld 14 procent sneller is dan N3E bij hetzelfde stroomverbruik of 25 procent minder stroom verbruikt bij dezelfde snelheid. De transistordichtheid zou daarbij ongeveer 10 procent hoger liggen dan bij N3E. De logic-delen, die bijvoorbeeld gebruikt worden voor processorcores, zouden daarbij een 50 procent hogere density bieden, terwijl dat bij sram en analoge circuits een stuk lager ligt. TSMC hoopt de massaproductie op N2 in 2025 te starten.

Zoals gezegd maakt de Taiwanese chipgigant met N2 de overstap naar gate-all-aroundtransistors. Zoals eerder besproken hebben gaa-transistors gates die het channel van een transistor volledig omsluiten. Er zijn echter verschillende manieren om dat te bereiken. TSMC maakt voor N2 gebruik van zogeheten nanosheettransistors.

Nanosheets, zoals een paar jaar geleden al gedemonstreerd door IBM en imec, bestaan uit verschillende lagen met geleidingskanalen die lijken op een soort platte, brede velletjes. Die velletjes kunnen boven op elkaar geplaatst worden. Dat maakt effectief bredere kanalen mogelijk, waardoor nanosheets een grotere stuurstroom leveren dan finfets van dezelfde omvang, wat de prestaties ten goede komt. De kanaalbreedte kan daarnaast naar behoeve aangepast worden voor betere prestaties of een lager stroomverbruik. Om die nanosheetkanaaltjes aan te leggen, worden volgens IBM en imec tijdens het productieproces verschillende laagjes silicium en silicium-germanium afwisselend boven op elkaar gestapeld. Die silicium-germaniumlaagjes worden later selectief weggeëtst, waarna verschillende platte, gestapelde kanaaltjes van silicium overblijven. Om die channels wordt een dunne diëlektrische laag aangebracht, die de gate scheidt van de source en de drain voor een lagere capacitance. Daaromheen wordt vervolgens de daadwerkelijke gate gebouwd, die de kanalen van alle kanten omringt.

IBM 2nm — Nanosheettransistors van IBM Research. Bron: IBM

Stroomtoevoer vanaf de onderkant van de wafer

TSMC N2 krijgt ook een nieuwe techniek voor stroomtoevoer: backside power delivery. De naam verklapt eigenlijk precies hoe dat werkt. Elke chip heeft een soort netwerk van interconnects dat stroom en referentiespanningen naar de apparaten op de die loodst en een netwerk dat signaalverwerking op zich neemt. Momenteel zitten die twee netwerken allebei op de bovenkant van de wafer, op de transistor. Met backside power delivery wordt dat stroomvoorzieningsnetwerk verplaatst naar de onderkant van de wafer. Traditioneel wordt de onderkant van zo'n wafer alleen gebruikt als carrier en in wezen is dat dus onbenutte ruimte. Met backside power delivery moet dat dan ook anders worden. De bovenkant van de wafer wordt daarmee volledig gewijd aan signal routing, terwijl de stroomvoorziening vanaf de onderkant van de wafer wordt geregeld.

Volgens Kevin Zhang, senior vice-president of business development van TSMC, vermindert dit onder meer de routing congestion aan de bovenkant van de wafer, waardoor er meer ruimte vrijkomt om de signal routing te optimaliseren. Dat moet hogere frequenties mogelijk maken en lekstroom verminderen. Bovendien blijkt stroomtoevoer vanaf de onderkant ook gewoon efficiënter dan stroomtoevoer aan de bovenkant. Het verbetert bijvoorbeeld de supply-voltage drop die wordt veroorzaakt door de steeds hogere weerstand in de back-end-of-line van traditionele transistorontwerpen.

Imec Backside Power Delivery — Backside power delivery. Bron: imec

Tegelijk brengt backside power delivery de nodige uitdagingen met zich mee. De stroomtoevoer aan de onderkant moet immers zo efficiënt mogelijk verbonden worden met de bovenkant van de wafer. Het Leuvense onderzoeksinstituut imec demonstreerde dit vorig jaar overigens al. Tijdens VLSI 2021 toonde het instituut een concept waarbij nano-tsv's werden gebruikt. Dat zijn een soort kleine verbindingen die dwars door de wafer heen lopen. Om een stroomvoorzieningsnetwerk aan de onderkant van een wafer te verbinden, dus backside power delivery mogelijk te maken, werden die nano-tsv's verbonden met een rail die aan de bovenkant van de chip zat 'begraven'. De exacte opbouw van TSMC's implementatie is nog niet bekend.

TSMC introduceert backside power delivery alleen voor zijn procedés vanaf N2, vertelt het bedrijf aan journalisten. Het heeft dus geen oudere finfetnodes met een dergelijke stroomtoevoer op de planning staan. TSMC is niet de enige fabrikant die werkt aan backside power delivery. Ook Intel wil daarop overstappen met PowerVIA, dat het zal introduceren met zijn eigen '2nm'-procedé, Intel 20A. Ook dat bedrijf maakt de overstap daarmee op zijn eerste gaa-procedé, dat momenteel voor 2024 op de roadmap staat.

De 2nm voorbij: High-NA en nieuwe transistortypen

TSMC lichtte tijdens zijn Technology Symposium ook een tipje van de sluier over zijn toekomstplannen. Zo bevestigde het bedrijf dat het vanaf 2024 High-NA-euv-machines gaat gebruiken. High-NA-machines gebruiken een hogere numerieke apertuur, die het produceren van transistors met kleinere features mogelijk maakt. Dat zal echter nog niet meteen voor massaproductie zijn; de eerste High-NA-machines voor massaproductie worden pas in 2025 geleverd. Kevin Zhang verduidelijkte in een meeting met journalisten dat zijn bedrijf vanaf 2024 het gebruik van High-NA samen met partners gaat 'verkennen'. Zhang impliceerde tijdens de meeting ook dat TSMC daarvoor een High-NA-machine heeft besteld bij ASML, zoals het bedrijf eerder al liet weten aan Reuters. Op vragen van Tweakers antwoordde Zhang dat TSMC momenteel geen concrete node-insertion voor High-NA in gedachte heeft. Het is dus nog niet zeker dat TSMC die lithografietechniek gaat gebruiken voor N2 of zijn opvolger. Zhang vertelde dat High-NA niet kritiek is voor zijn roadmap voorbij N2. "Het hangt ervan af hoe we dat schalen."

Met N2 introduceert TSMC dus voor het eerst gaa-transistors, in de vorm van nanosheets. Het bedrijf overweegt daarnaast verschillende opties voor het transistortype dat daarna komt. Voor transistors op silicium noemt TSMC bijvoorbeeld cfets als optie. Cfet staat voor complementary field-effect transistor en is in feite een soort ingewikkeldere versie van een gaa-transistor. Bij traditionele gaa-transistors worden p-type- en n-type-transistors afzonderlijk opgebouwd, wat veel ruimte kost. Bij Cfets worden die twee soorten fets verticaal op elkaar gestapeld, waardoor ze dichter op elkaar komen te staan. Dat moet een hogere transistordichtheid opleveren ten opzichte van andere gaa-transistors.

Zhang vertelde aan journalisten dat de keuze voor cfets echter nog niet vaststaat. Het bedrijf overweegt verschillende opties. Tijdens een vragensessie met journalisten werden bijvoorbeeld 'forksheets' als andere mogelijkheid genoemd. Forksheets zijn ook een variant van gaa-transistors. Bij forksheets worden n-type- en p-typetransistors in dezelfde structuur geïntegreerd voor een hogere chipdichtheid, net als bij cfets. Bij een forksheet worden die echter van elkaar afgeschermd met een diëlektrum in plaats van op elkaar gestapeld.

Transistortypes imec — Het verschil tussen finfets, nanosheets, forksheets en cfets. Bron: imec

De toekomst na silicium: 2d-tmd's en koolstofnanobuisjes

In zijn presentatie toonde TSMC ook een kleine blik op andere toekomstige transistortypen voor op de langere termijn, die zelfs volledig van silicium afstappen voor een nog kleinere transistoromvang. Het bedrijf noemt bijvoorbeeld 2d-materialen. TSMC zegt veelbelovende tests met molybdeendisulfide-devices te hebben gedaan, maar deelt verder weinig details. 2d-materialen, zoals transition-metal dichalcogenides, kunnen in theorie een hogere chipdichtheid bieden dan transistors van silicium. 2d-materialen bestaan uit een of een paar laagjes atomen, wat het mogelijk maakt om zeer korte kanalen te maken. Ze moeten tegelijk beter bestand zijn tegen het kortekanaaleffect, schrijft ook imec.

Een andere optie zijn volgens TSMC 1d-koolstofnanobuisjes. Dat zijn, zoals de naam suggereert, miniscule buisjes met koolstofdeeltjes in een hexagonaal raster. In feite zijn het daarmee een soort opgerolde velletjes grafeen, die dan gebruikt kunnen worden als het channel van een transistor. Koolstofnanobuisjes zijn licht, sterk en in theorie goedkoop te produceren. Ze hebben ook de juiste geleidende eigenschappen om te worden gebruikt voor chips. Bovendien zouden ze minder warmte produceren en in theorie snellere chips opleveren dan halfgeleiders op basis van silicium. Ze worden daarom al jaren gezien als potentiële opvolger van silicium als materiaal voor chips.

Ook hier heeft TSMC nog niet beslist welke kant het definitief opgaat en zal het, naast de hierboven genoemde opties, ook naar andere mogelijkheden kijken. Het is dan ook niet bekend of en wanneer TSMC precies verwacht van silicium af te stappen in het voordeel van nanotubes, 2d-materialen of iets anders.