Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Door Willem de Moor

Redacteur componenten

TSMC Technology Symposium 2020

Scaling, co-design en nieuwe materialen

Co-design: de breedte of de hoogte in

Het principe van co-design, waarbij het ontwerp van een chip samengaat met de functie en de verpakking, wordt al geruime tijd toegepast en is in veel gevallen vereist om steeds complexere processors op een chip te krijgen. Er is immers niet alleen een limiet aan transistordichtheid, dus hoeveel transistors je op een vierkante millimeter kunt krijgen, maar ook aan de capaciteit om de opgewekte warmte van die chips af te voeren en, steeds belangrijker, aan de afmetingen van een enkele chip. De zogeheten reticle van steppers, de machines die gebruikt worden om wafers te belichten, heeft beperkte afmetingen en stelt een harde grens aan het aantal transistors dat in een monolitisch ontwerp kan worden ondergebracht. Voor de huidige generaties duv- en euv-lithografische machines is die limiet 26 bij 33 millimeter, of 858mm².

Het is dan ook geen toeval dat de grootste chips, zoals een TU102-gpu van Nvidia, 754mm² groot zijn; dat is bijna het maximaal haalbare, met wat snijverlies aan de randen. Om complexere chips te maken, is het dus zaak chips met elkaar te combineren, een techniek die AMD voor zijn Zen-processors hanteert. Door chiplets met elkaar te combineren zijn relatief eenvoudige en dus goedkopere dies bruikbaar. TSMC biedt zowel de eerste optie van grote monolithische dies waarvan Nvidia voor Turing gebruikmaakt, als die van 2,5d-packaging zoals AMD doet, met verschillende chiplets die met elkaar verbonden worden.

De manier waarop die kleinere chips met elkaar worden verbonden, is bij die laatste optie cruciaal voor prestaties, energiegebruik en communicatie. Binnen een grote chip of die is het iets gemakkelijker om onderdelen met elkaar te laten communiceren. Bij losse dies die met elkaar verbonden moeten worden, ben je afhankelijk van externe verbindingen, die steeds kleiner moeten worden om hogere dichtheden en daarmee hogere snelheden mogelijk te maken.

De nieuwe, overkoepelende term die TSMC daarvoor hanteert, luidt: '3DFabric' en dat is weer onder te verdelen in diverse technieken voor frontend- en backendverbindingen. Voor het stapelen van dies kunnen chips op wafers worden geplaatst of wafers op wafers. Die eerste techniek heet logischerwijs 'Chip on Wafer', en de tweede 'Wafer on Wafer', of CoW en WoW in het kort. Daarbij worden geen microbumps gebruikt, maar worden metalen interconnects of tsv's netjes op elkaar geplaatst. Dat levert minder warmteweerstand op dan microbumps, waarbij ook de dichtheid van die interconnects moet schalen met nodes. Zo heeft de N7/N6-node een pitch van 9 micrometer en moet N5 in Q2 van 2021 tsv's met een pitch van 6 micrometer krijgen. Voor N3 is in 2023 een pitch van 4,5 micrometer gepland.

Het stapelen met de CoW-methode is inmiddels gedemonstreerd met twaalf lagen op elkaar, waarbij de totale dikte van alle dies minder dan 600 micrometer bedraagt. Dat zou vooral voor de integratie van geheugen in socs van belang zijn en het zou mogelijk zijn nog meer dies op elkaar te stapelen. Bovendien heeft TSMC inmiddels verbindingen met een pitch van 0,9 micrometer gedemonstreerd. Daarbij zou de pitch, of dichtheid van de interconnects tussen dies onderling, vergelijkbaar zijn met de dichtheid van de interconnects binnen een die.

Voor beol-verbindingen zijn InFO en CoWoS als onderdeel van 3DFabric beschikbaar. Dat laatste staat voor 'Chip on Wafer on Substrate' en kan in smaken met silicium interposer, substraat interposer of een combinatie worden geleverd. InFO, voor 'Integrated Fan-Out', kan met kleine silicium interconnects of met substraten worden geleverd. Met beide technieken kunnen dies op substraten of interposers gestapeld worden, dus naast elkaar gelegd en met elkaar verbonden worden via silicon interposers of substraten met sporen erin. AMD gebruikt dat laatste bijvoorbeeld om chiplets met elkaar en de i/o-die te verbinden. Voor videokaarten met hbm-stacks worden interposers gebruikt om aan de vraag naar bandbreedte te voldoen.

Via InFO kunnen chips gemaakt worden die momenteel 1,7 maal de oppervlakte van een reticle beslaan, pakweg 1500 vierkante millimeter dus. Om nog grotere chips, met 2,5 maal de reticle, te maken, moet tot begin 2021 gewacht worden. Dan worden substraten van 110 bij 110 millimeter gekwalificeerd.

Om chips met hoge bandbreedte te verbinden op een substraat, kan TSMC via InFO-LSI een kleine Local Silicium Interconnect of LSI leveren, die het equivalent van Intels emib vormt. Ook daarop moet tot begin 2021 gewacht worden voor kwalificatie.

Via CoWoS ten slotte kunnen momenteel chips gemaakt worden met tweemaal de reticle-afmetingen en tot zes hbm-stacks, maar volgend jaar moet die techniek nog grotere chips mogelijk maken, vooral voor hpc-producten, met driemaal de reticle en acht hbm-stacks. In 2023 moet zelfs een optie beschikbaar komen om 4x reticle-chips te maken met twaalf hbm-stacks.


Apple iPhone SE (2020) Microsoft Xbox Series X LG CX Google Pixel 4a CES 2020 Samsung Galaxy S20 4G Sony PlayStation 5 Nintendo Switch Lite

'14 '15 '16 '17 2018

Tweakers vormt samen met Hardware Info, AutoTrack, Gaspedaal.nl, Nationale Vacaturebank, Intermediair en Independer DPG Online Services B.V.
Alle rechten voorbehouden © 1998 - 2020 Hosting door True