De transistor van de toekomst

Inleiding

We spraken met Hans Mertens, principal member of technical staff bij imec. Dat in Leuven gevestigde onderzoekscentrum doet onder meer onderzoek naar toekomstige transistorarchitecturen voor het vergroten van het aantal transistors in een chip. Dat onderzoek vormt de basis van de nodes die bedrijven als TSMC, Intel en Samsung gebruiken om op grote schaal kleine chips te produceren. Mertens gaat in op de transistortechnologieën die op de uitgebreide roadmap van imec staan. Zo bespreekt hij nanosheets, forksheets en cfets, die ieder snellere en efficiëntere chips beloven.

Op Tweakers schrijven we regelmatig over de werkzaamheden van chipfabrikanten als TSMC, Samsung en Intel. Deze bedrijven werken onvermoeid door aan het verkleinen van transistors om ons van steeds snellere en efficiëntere chips te voorzien. Om de zoveel jaar publiceren ze dan ook een nieuwe roadmap. Daarin schetsen ze een beeld van de verbeteringen die we in de komende jaren kunnen verwachten, met verdere nodeverkleiningen en nieuwe transistortypen. Zo liggen chips van zogenaamd 3nm, 2nm en kleiner in het verschiet.

Waar we minder vaak aandacht aan besteden, zijn de technologieën die verder in de toekomst liggen. Niet de spreekwoordelijke transistors van morgen, maar die van overmorgen. Toch is daar al een hoop over te vertellen. Aan de basis van kleinere chips ligt namelijk research en dat begint al jaren van tevoren. Verschillende onderzoekscentra over de hele wereld doen onderzoek naar de transistortypen die we niet binnenkort, maar over vijf of misschien wel tien jaar kunnen verwachten.

Een van die centra is imec. Dit Leuvense onderzoekscentrum staat bekend om zijn research op het gebied van nanotechnologie en transistorintegratie. Met een klantenportfolio met grote namen als Intel, Samsung en TSMC is imec misschien wel het allerbelangrijkste onderzoeksinstituut op het gebied van nodeverkleiningen. Het werk van imec biedt dan ook een interessante kijk op de innovaties die we in de toekomst in onze chips kunnen verwachten.

Eerder dit jaar presenteerde imec een nieuwe transistorroadmap, die loopt tot 2036. Deze planning schetst een beeld van de transistors die tot ver in het 'ångströmtijdperk' gebruikt kunnen worden door grote chipfabrikanten als TSMC. Tweakers sprak met Hans Mertens van imec over deze technologieën.

Imec-roadmap 2022 — De bijgewerkte transistorroadmap die imec eerder dit jaar heeft gepubliceerd

Hoe werkt een transistor, waarom moeten ze kleiner en waarom zijn nieuwe transistorarchitecturen nodig?

Een moderne metal–oxide–semiconductor field-effect transistor, oftewel mosfet, bestaat uit een channel tussen een source en een drain. Op dat kanaal zit ook een gate, die de flow van stroom regelt. In uitgeschakelde toestand is het kanaal niet geleidend en vloeit er dus ook geen stroom tussen de source en de drain. Om dat te veranderen, kan een spanning op de gate worden aangebracht. Afhankelijk van het type transistor trekt die daardoor een positieve of negatieve lading naar het kanaal, waardoor dat geleidend wordt. Zo kan stroom wél tussen de source en de drain vloeien.

Chipfabrikanten proberen transistors steeds verder te verkleinen, want hoe kleiner het channel, hoe minder lading je nodig hebt om het geleidend te maken. Kleinere transistors zijn dus energiezuiniger. Bovendien zijn kleinere transistors sneller. Aangezien er minder stroom nodig is om het channel te vullen, kan de transistor immers ook sneller aan- en uitgeschakeld worden.

Het verkleinen van transistors gaat echter ook gepaard met problemen. Uiteraard zijn er limieten op het gebied van lithografie, waarbij onder meer de lichtbron en de resist die worden gebruikt bij het belichten van wafers, beperkingen opleggen aan hoe klein de transistors gemaakt kunnen worden. Daarnaast kunnen bij kleinere transistors lekstromen ontstaan, want hoe kleiner de transistor, hoe korter het kanaal. Door die korte kanalen kan het onder andere voorkomen dat er stroom van de source naar de drain lekt, ook als de transistor eigenlijk uitgeschakeld hoort te zijn. Dat is een van de gevolgen van het zogeheten shortchanneleffect, dat optreedt als de kanaaltjes te kort worden in verhouding tot de depletion layers van de source en de drain.

Om die problemen te omzeilen, komen fabrikanten met geheel nieuwe transistortypen. Met de finfet werd het principe van een 3d-kanaal geïntroduceerd. Het vinvormige kanaal van de finfet is verticaal opgebouwd, waardoor het channel van drie kanten wordt omsloten door de gate. Dat in tegenstelling tot de traditionele planar fet, waarbij de gate alleen contact maakt met de bovenkant van het channel. Door deze driedimensionale structuur heeft de gate betere controle over de flow van stroom door de kanalen, wat kleinere kanaallengten mogelijk maakt. Daarmee hebben finfets ook minder shortchanneleffect en daardoor ook een lager idle-verbruik.

Bovendien hebben driedimensionale kanalen zoals bij finfets een groter contactoppervlak met de gate, wat betekent dat je meer stroom kunt doorvoeren, relatief aan de omvang van de transistor. Dat komt de schakelsnelheid en daarmee de prestaties ten goede. Bij een channel met minder contactoppervlak, zoals bij een platte planar fet, heb je een groter oppervlak nodig om dezelfde stroomsterkte te bereiken. Zo komen finfets, en de toekomstige transistortypes, de mogelijkheden voor scaling ten goede.

Nanosheets: gate-all-around met verticale kanaaltjes

Het eerstvolgende transistortype dat fabrikanten zullen introduceren, is de gate-all-aroundtransistor, ook bekend als 'nanosheets'. Waar finfets gebruikmaken van een enkel vinvormig kanaal dat van drie kanten wordt omsloten door de gate, bestaan nanosheets uit verticaal gestapelde kanalen, die allemaal volledig door de gate worden omsloten.

Nanosheets zijn een logische verdere ontwikkeling van de finfet; veel van de productiestappen zijn hetzelfde, hoewel het opbouwen van de kanalen anders zit. "Bij nanosheettransistors groeit een stapel met afwisselende laagjes silicium en silicium-germanium, een multilaag. Tijdens de processflow worden die laagjes silicium-germanium uiteindelijk weggeëtst. Dat proces heet de channel-release. Daarna houd je verticale kanalen van silicium over: de nanosheets", legt Mertens uit.

Tussen die kanaaltjes wordt daarnaast een diëlektrisch laagje aangebracht dat de gate scheidt van de contacten van de source-drain. Dat diëlektricum wordt aangebracht door de silicium-germaniumlagen iets te laten verzinken voordat die volledig worden weggeëtst. Daardoor ontstaan kleine holtes die worden opgevuld met diëlektrische materialen. Dit vereist uiterste precisie bij het wegetsen van materialen en is dan ook een van de grootste uitdagingen die bij nanosheetproductie komen kijken.

"Het diëlektricum is een specifiek onderdeel van nanosheettechnologie en een van de moeilijkste elementen om te implementeren", vertelt Mertens. "In principe is de processflow van het maken van nanosheets vergelijkbaar met die van finfets, los van de channel release waarbij silicium-germanium selectief wordt weggeëtst. Ook anders is het aanbrengen van dat diëlektricum. Als je dat niet doet, staat de gate in direct contact met de source-drain. Dat heeft nadelen voor de 'parasitaire capaciteit' van de gate en daarmee de schakelsnelheid van de transistor. Het laagje, ook wel de inner spacer, scheidt die twee onderdelen en voorkomt dat probleem." Om dat diëlektrische laagje heen wordt vervolgens de daadwerkelijke metalen gate gebouwd.

De voordelen van nanosheets

Nanosheets hebben verschillende voordelen ten opzichte van finfets en andere voorgaande transistortypen. Door hun opbouw bieden deze gaa-transistors een relatief goede gatecontrol, ook in vergelijking met de finfet, vertelt Mertens. Ze zijn daarnaast relatief compact, aangezien verschillende kanaaltjes op elkaar gestapeld kunnen worden. Dat maakt het verder schalen van productienodes mogelijk. "Een ander voordeel is de flexibiliteit van de kanalen. De patterning van die stapel nanosheetkanaaltjes gebeurt straks met euv. Je kunt straks de breedte van het kanaal definiëren in je lay-out. Dat is bij finfets niet mogelijk zonder procesveranderingen, maar bij nanosheets wordt dat losgekoppeld."

Met die flexibiliteit kunnen fabrikanten dus bepalen hoe breed hun kanalen worden. Bredere kanaaltjes maken een hogere stroomsterkte mogelijk voor betere prestaties. Bij dunnere kanaaltjes ligt het stroomverbruik weer lager. "In sommige gevallen is het voordelig om een minder breed kanaal te maken, bijvoorbeeld als je geen hoge stroomsterkte, maar wel een hoge off-state-control nodig hebt om lekstroom tegen te gaan. Als je meer stroom nodig hebt en kunt leven met een iets mindere off-state-control, kun je de kanalen juist breder maken. Dat kan puur gedaan worden op de lay-out, zonder dat het productieproces zelf aangepast moet worden."

Een ander voordeel heeft ook te maken met de patterning. "De patterning van finfets is wat delicater op het gebied van de mechanische stabiliteit van de structuren. Dat beperkt bijvoorbeeld de maximale hoogte van de vinnen. In nanosheets gebruiken we een breder blok van silicium en silicium-germanium. Daardoor worden die patterningproblemen met finfets vermeden. Dit is echter een meer secundair aspect, omdat die patterningproblemen bij finfets misschien ook wel zijn op te lossen. De voornaamste voordelen liggen dus bij de betere gatecontrole, efficiënter gebruik van de footprint en de flexibiliteit van de kanaalbreedte."

Imec nanosheet — Bij nanosheets worden de kanalen volledig omsloten door de gate

Nanosheets in de praktijk

Verschillende chipfabrikanten hebben al aangekondigd dat ze nanosheettransistors gaan inzetten. Sterker nog, Samsung heeft inmiddels zijn 3nm-procedé geïntroduceerd. De Zuid-Koreaanse chipfabrikant zegt daarbij gebruik te maken van Multi-Bridge-Channel FET, in de praktijk 'gewoon' nanosheettransistors. Daarmee is Samsung de enige fabrikant die al daadwerkelijk gebruikmaakt van gaa-transistors voor het produceren van chips.

TSMC en Intel volgen allebei in de komende jaren. TSMC gaf tijdens zijn Technology Symposium aan dat het nanosheettransistors gaat gebruiken voor zijn N2-procedé, dat voor 2025 op de planning staat. TSMC N3, waarop de massaproductie dit jaar moet beginnen, maakt nog gebruik van finfets. Intel gaat ook over een paar jaar nanosheets gebruiken. Dat doet het bedrijf met transistors die het 'ribbonfet' noemt. Ribbonfets worden geïntroduceerd in Intel 20A, dat op de planning staat voor de tweede helft van 2024.

Samsung is de eerste fabrikant die nanosheets gebruikt met zijn 3nm-procedé.

Forksheets: twee transistortypen naast elkaar

De volgende stap op de imec-roadmap is de forksheet. Dat transistortype moet gebruikt worden voor nodes onder de '2nm'. Vorig jaar liet imec al zien dat het mogelijk is om forksheets op te bouwen. Forksheets zijn een verdere ontwikkeling van de nanosheets, waarbij twee verschillende soorten transistors gecombineerd worden binnen een enkele structuur.

Sinds de introductie van de zogeheten cmos bestaan geavanceerde logic-chips uit een combinatie van twee transistorsoorten die elkaar complementeren: p-channeltransistors met een positieve lading en n-channeltransistors met een negatieve lading. Door die twee transistors met elkaar te combineren, hebben chips alleen stroom nodig om te schakelen tussen de aan- en uitstatus, waardoor de cmos relatief energiezuinig is en minder onnodige hitte produceert.

Traditioneel worden die twee transistortypen echter los van elkaar opgebouwd. Dat vergt natuurlijk extra ruimte. Bij de forksheet komt daar verandering in, door de p- en n-transistors dichter tegen elkaar te zetten. Die twee transistortypen worden van elkaar gescheiden met een diëlektrische muur. Zo neemt de footprint van de transistors verder af, wat de mogelijkheden voor scaling ten goede komt. De forksheet heeft daarbij een gatelengte van 22nm, met een afstand van 17nm tussen de n- en p-devices.

Imec geïntegreerde forksheets — Geïntegreerde forksheets. Te zien is hoe een diëlektrische muur wordt gebruikt om kanalen te scheiden, met een vorkachtige structuur als resultaat. Bron: imec

De opbouw van forksheets

"De opbouw van forksheets is vergelijkbaar met die van nanosheets, op één aspect na", vertelt Mertens. "Na de patterning van de stapels silicium en silicium-germanium, die vrij vroeg in de processflow plaatsvindt, wordt in de narrow-space een diëlektrische wand gemaakt tussen bepaalde structuren, waarmee de p- en n-devices worden gescheiden. Vervolgens is de processflow voor het maken van forksheets grotendeels gelijk aan die voor nanosheets."

"Normaal, ook bij nanosheets, heb je losse p- en n-transistors. Daartussen heb je een bepaalde afstand nodig. Dat is omdat die soorten transistors verschillende werkfunctiemetalen nodig hebben voor de gate. De diëlektrische wand lost dat probleem op. Door precies op die muur je patterning toe te passen kun je de verschillende soorten werkfunctiemetalen apart opbouwen. Als die muur er niet zou zijn, zou je perfecte masking moeten doen om datzelfde te bereiken. In de praktijk beperkt dat hoe dicht je die nanosheets zonder de muur bij elkaar kunt zetten."

Tri-gate en de voor- en nadelen van forksheets

Imec forksheet-transistor — Een forksheet naast een nanosheet.
Bron: imec

Het voornaamste voordeel van forksheets is dan ook de compactere omvang. Door p- en n-devices te combineren binnen een enkele structuur bespaar je immers een hoop onbenutte ruimte. Deze aanpak brengt echter ook enkele nadelen met zich mee. Door de opbouw met de diëlektrische muur maken de forksheetkanalen slechts aan drie kanten contact met de gate, net als bijvoorbeeld een finfet. Dat in tegenstelling tot gate-all-aroundtransistors als nanosheets.

"Die opbouw heeft wel negatieve gevolgen voor de gatecontrol ten opzichte van gate-all-around", vertelt Mertens. "Het is nog de vraag in hoeverre de structuur daarvoor geoptimaliseerd kan worden. We kijken bijvoorbeeld of we een gedeelte van de zijkant van die muur kunnen weghalen, zodat er toch nog iets meer van die gate rond het kanaal zit. Het is nog de vraag of het voordeel van het dichterbij brengen van die p- en n-devices groter is dan het nadeel van de mindere gatecontrol. Dat vraagstuk hebben we nog niet echt beantwoord."

Forksheets staan bij imec op de roadmap voor 2028, maar wanneer deze transistors ook in chips verschijnen, is nog niet bekend. "TSMC, Intel en Samsung hebben al bekendgemaakt wanneer ze nanosheets gaan gebruiken. Voor forksheets is dat echter nog niet bekend. Er is wel interesse in de research, maar momenteel zijn er nog geen commitments of officiële verklaringen van onze partners dat ze dit gaan toepassen."

Imec Forksheet wafer — Imec-ceo Luc Van den hove (rechts) presenteert een wafer met geïntegreerde forksheettransistors, samen met Eurocommissaris Thierry Breton. Bron: imec

Cfets en verder: gestapelde devices en kanaaltjes op atoomniveau

De volgende stap is complementary fet, oftewel cfet. Dit is een transistortype waar al jaren naar wordt gekeken en dat sinds dit jaar officieel op de roadmap van imec staat. Ook bij dit transistortype worden p- en n-transistors binnen een enkele structuur geïntegreerd. Anders dan bij forksheets komt daar echter geen diëlektrische muur bij kijken. In plaats daarvan worden de twee transistorsoorten boven op elkaar gestapeld, met een spacer ertussen. Hierdoor kunnen de twee devices nóg dichter bij elkaar gepositioneerd worden, voor een nog kleinere footprint.

Deze nieuwe opbouw is flink anders dan de hiervoor besproken transistortypen. "Als je kijkt naar de overstap van finfet naar nanosheet, dan is dat een relatief kleine stap. Je hebt bij die overstap de twee extra punten die ik eerder noemde: het diëlektrische laagje voor de inner spacer en de channel release, waarbij de laagjes silicium-germanium worden weggeëtst. Forksheets zouden nog een extensie van de nanosheet kunnen zijn, maar bij de overstap naar cfet is dat anders. De mogelijke paden liggen nog open. Dit is op dit moment de grootste activiteit van ons pathfindingresearch op transistorgebied."

Transistortypes imec — De verschillen tussen finfets, nanosheets, forksheets en cfets. Bron: imec

De uitdagingen bij cfets

Er zijn bijvoorbeeld verschillende manieren waarop een cfet opgebouwd kan worden, legt Mertens uit. "Bij een van die varianten beginnen we opnieuw met een stapel silicium en silicium-germanium, die dan wel gecompliceerder is dan een stack voor een enkele nanosheettransistor. Dit zou namelijk een stack worden die is gedefinieerd voor zowel een onderste als een bovenste transistor, met een spacer ertussen. Deze opbouw noemen we monolithic."

"De gatepatterning wordt bij deze aanpak in één keer gedaan voor beide transistors. Daarna worden de source-drainstructuren apart gemaakt voor beide devices. Daar ligt de extra complexiteit ten opzichte van de vorige transistorgeneraties; er komt nu patterning op de verticale dimensie bij. Dat is een van de uitdagingen, naast de hogere aspectratio's, omdat er in feite twee transistors op elkaar gebouwd moeten worden." De aspectratio van een transistor is de verhouding tussen de hoogte en de breedte. Bij hoge aspectratio's, waarbij de transistor hoog is in verhouding tot de breedte, komen bepaalde problemen kijken, bijvoorbeeld bij de patterning van de gate.

"Er is nog een derde uitdaging", vervolgt Mertens. "Normaal gezien is de processflow zo opgebouwd dat de metaalcontacten naar de source-drain redelijk laat worden geïmplementeerd. Dat doen we omdat die contacten gevoelig zijn voor het thermische budget. Als er na het implementeren van de contacten productiestappen worden toegepast op meer dan 400 graden, degraderen ze. Bij cfet is dat lastig. We kunnen de onderste transistor immers op de normale manier produceren, maar dan moeten we ook doorgaan met de processen voor het bovenste device. Dat kan consequenties hebben voor de contacten aan de onderkant."

"Om die problemen op te lossen, zijn materiaalinnovaties nodig, bijvoorbeeld om stabielere contacten te krijgen. Dat, of er zijn integratieoplossingen nodig, waardoor je die processflows zo kunt vormgeven dat je wel die constructie kunt maken, maar pas op het laatst die contacten implementeert. Op die manier zou je kunnen omzeilen dat er hogetemperatuurstappen worden toegepast op de contacten. Dat zijn enkele van de uitdagingen voor de monolithische variant, open vragen waarop nog geen antwoorden zijn."

Imec monolithic cfet — Een microscopische afbeelding van een monolithische cfet: de bovenste transistor (links) en de onderste transistor. Bron: imec

Alternatieve opbouw

Er zijn echter alternatieven. "In de variant die ik eerder noemde, laten we de stapel silicium en silicium-germanium aan het begin van de processflow in één keer groeien. Op die manier wordt bijvoorbeeld geen wafer bonding toegepast. Ook zijn de kanaaloriëntaties van het bovenste en onderste device identiek aan elkaar. Bij een alternatieve, monolithische aanpak kun je in eerste instantie alleen de stapel van het onderste device laten groeien. Zo kan de stapel voor het bovenste device later worden aangebracht met wafer bonding, samen met een isolatielaag tussen beide stapels. Het mogelijke voordeel daarvan is dat je een andere substraatoriëntatie kunt gebruiken. Zo kun je de twee soorten transistors onafhankelijk van elkaar optimaliseren. Daarna kun je weer een monolithic processflow toepassen, net als bij de eerste variant."

"De derde optie is om het sequentieel te doen. Daarbij maken we eerst de volledige onderste transistor. Daarna kunnen we het bovenste device los fabriceren en dat erbovenop zetten via wafer bonding. Het voordeel daarvan is ook dat de aspectratio's veel minder hoog worden, de helft minder. Dan heb je wel weer uitdagingen met de thermische budgetten. Ook het uitlijnen van de topstructuur ten opzichte van de onderste transistor is lastig. Dat moet met een precisie van minder dan een paar nanometer."

Momenteel leunt imec naar eigen zeggen naar de eerste variant die werd besproken. "Dat is onze front-up-aanpak om een eerste pad te creëren, maar we houden de andere opties zeker open. We hebben zijprojecten om de fundamentele problemen van die andere alternatieven te bestuderen en te zien of daar oplossingen voor zijn." Imec presenteerde in mei dan ook voor het eerst mogelijkheden voor een sequentiële cfet, hoewel het ook toen benadrukte dat de monolithische opbouw de voorkeur hield.

De voordelen van cfets

De potentiële voordelen van cfets zijn meervoudig. Allereerst neemt de footprint natuurlijk af, aangezien de p- en n-transistors nog dichter op elkaar geplaatst kunnen worden, maar ook de gateopbouw kent voordelen. "De veronderstelling is vooralsnog dat cfets een nanosheetachtige structuur krijgen", vertelt Mertens. Cfets krijgen bijvoorbeeld weer een gate die de kanalen volledig omsluit.

"Er zijn ook wat creatievere ideeën, bijvoorbeeld voor het combineren van cfets met forksheets, maar dat is meer verkennend. De basisaanname is dat cfets meer weg hebben van nanosheets." Dat betekent ook dat, naast de omvang, de gatecontrol beter is én dat de kanaalbreedte naar behoeven aangepast kan worden, net als bij de gewone nanosheets.

Het is nog niet bekend wanneer de eerste chips met cfets verwacht kunnen worden. Chipfabrikanten hebben nog geen nodes met dit transistortype op hun roadmaps staan, hoewel er interesse is. TSMC gaf dit jaar bijvoorbeeld aan dat het geïnteresseerd is in cfets voor zijn toekomstige nodes. Imec verwacht dat cfets rond 2032 mogelijk geïntegreerd kunnen worden.

Voorbij de cfet: 2d-materialen voor atomic channels

Na de cfets zijn de plannen minder concreet, maar imec bekijkt onder andere de mogelijkheden voor atomic cfet, waarbij gebruik wordt gemaakt van 2d-materialen voor de kanalen. 2d-materialen zijn een enkele atoom dik, in tegenstelling tot silicium. Gezien die omvang zouden transistors nog verder geschaald kunnen worden. Het onderzoek hiernaar bevindt zich echter nog in een vroeg stadium. "Een belangrijk verschil met de cfet en de forksheet is dat de basis voor die structuren eigenlijk dezelfde is. Ze gebruiken nog altijd een kanaal uit een stapel silicium en silicium-germanium. Bij die devices is de vraag: hoe kunnen we die structuren definiëren met een processflow die fabriceerbaar is?"

"Voor de 2d-materialen zijn de vragen nog fundamenteler. Het is bijvoorbeeld de vraag in hoeverre we 2d-materialen van hoge kwaliteit op waferschaal kunnen laten groeien. Het gaat dan om de materiaalgroei zelf, maar ook om de kwaliteit van de contacten en de gatestack. Voor het atomic channel is het onderzoek meer gericht op die fundamentele vraagstukken."

"We doen momenteel onderzoek op materiaalgebied en naar het demonstreren van devices met een enkele laag van 2d-materialen. Die fundamentele vragen moeten eerst worden opgelost en daar zijn nog doorbraken voor nodig. Het volgende punt is het onderzoeken van mogelijkheden om 2d-materialen te integreren in een device, bijvoorbeeld met stacking. Overigens werken andere teams van ons daar momenteel aan; mijn expertise ligt in de pathfinding voor forksheets en cfets."

Die 2d-materialen zouden dus de welbekende siliciumkanaaltjes kunnen vervangen. 2d-materialen hebben daarbij potentiële voordelen op het gebied van de kanaallengte. "Ik denk dat de belangrijke aspecten zijn dat dan nog dunnere kanaaltjes gemaakt kunnen worden. Daardoor kun je het kortekanaaleffect al indammen met nog kleinere kanaallengten, waardoor je ook de gatelengte en pitch verder kunt schalen."

Tot slot

Het zal nog even duren voordat we de besproken technologieën daadwerkelijk in onze chips zien. Het betreffen immers researchprojecten die nog jaren nodig hebben voor de release, wat ook te zien is aan de schattingen op imecs roadmap. Desalniettemin biedt de planning van imec een interessante blik op de kant waar de chipsector langzaam maar zeker naartoe zal bewegen. Voorlopig zijn er in ieder geval nog genoeg mogelijkheden om de wet van Moore in leven te houden en kunnen we kleinere en snellere chips blijven verwachten.