TSMC begint in 2028 met de productie van '1,4nm'-chips

TSMC heeft een nieuw '1,4nm'-procedé aangekondigd. Deze node, genaamd A14, maakt wederom gebruik van nanosheettransistors. De productie op A14 moet in 2028 van start gaan. Een jaar later volgt een verbeterde versie met backside power delivery.

TSMC kondigde zijn A14-procedé aan tijdens het jaarlijkse Technology Symposium in Noord-Amerika, waar het bedrijf een bijgewerkte roadmap liet zien. Het is voor het eerst dat de Taiwanese chipfabrikant officiële details deelt over A14. Het betreft een node in de '1,4nm'-klasse, hoewel die term niet overeenkomt met de daadwerkelijke afmetingen van de transistors.

Het bedrijf zei op woensdag dat A14 in de loop van 2028 in productie gaat en dat de ontwikkeling ervan 'soepel verloopt'. De A14-yields, oftewel het percentage werkende chips aan het einde van het productieproces, lopen volgens TSMC voor op schema.

De chipmaker vergelijkt de prestaties van zijn nieuwe A14-node met die van N2, het '2nm'-procedé waarvan de productie later dit jaar begint. Ze maken allebei gebruik van zogeheten 'nanosheets', een nieuw transistortype dat ook wel 'gate-all-around' wordt genoemd. Bij nanosheettransistors worden de kanaaltjes volledig omsloten door de gate. Dat voorkomt lekstromen en zorgt ervoor dat de transistors kleiner gemaakt kunnen worden en beter presteren. Nanosheets dienen als opvolger van de finfet, die al meer dan een decennium wordt gebruikt.

Volgens TSMC presteert A14 tot 15 procent beter bij hetzelfde stroomgebruik, of gebruiken A14-chips tot 30 procent minder stroom bij hetzelfde prestatieniveau. Tegelijkertijd wordt de totale transistordichtheid met 20 procent verhoogd. Specifiek op het gebied van logic ligt die dichtheidsverbetering iets hoger, rond de 23 procent. De sram-dichtheid wordt niet los vermeld in het persbericht; daar worden doorgaans kleinere verbeteringen geboekt.

In 2029 komt TSMC nog met een verbeterde versie van zijn A14-procedé, schrijft Duitse techwebsite Heise. Deze beschikt over super power rail, TSMC's versie van backside power delivery. De naam daarvan verklapt eigenlijk zijn functie al: hiermee wordt de stroomvoorziening naar de achterkant van de chip verplaatst. Momenteel zitten de 'draden' daarvoor nog aan de voorkant, samen met de draden voor de signaalverwerking. Naarmate chips kleiner worden, gaan die twee elkaar steeds meer in de weg zitten.

Door de stroomvoorziening naar achteren te verplaatsen, wordt het daarom mogelijk om transistors nog verder te verkleinen. TSMC deelde vorig jaar al details over zijn eerste procedé met super power rail: A16. Die komt eind 2026 beschikbaar.

TSMC bevestigt niet concreet of het chipproductieproces voor de A14-node gebruikmaakt van de nieuwste euv-machines van ASML, genaamd high-NA. Die maken gebruik van vernieuwde optiek met een grotere 'numerieke apertuur'. Dat betekent dat de optiek meer licht kan opvangen en scherpstellen, wat een hogere 'resolutie' oplevert. Dat betekent in theorie dat chipmakers transistors nog kleiner kunnen maken met een enkele belichting.

Eerdere geruchten stellen dat TSMC pas met een verbeterd A14P-procedé overstapt op de high-NA-euv-machines van ASML, terwijl de 'gewone' A14-node nog gebruikmaakt van de 'gewone' euv-techniek van ASML. Tweakers heeft hierover vragen uitstaan bij TSMC.

De prestaties van TSMC's recentste procedés
Node	A14 (vs. N2)	A16 (vs. N2P)	N2P (vs. N3E)	N2 (vs. N3E)
Snelheidsverbetering bij gelijk stroomgebruik	+10 tot 15%	+8 tot 10%	+18%	+10 tot 15%
Afname stroomgebruik bij gelijke snelheid	-25 tot 30%	-15 tot 20%	-36%	-25 tot 30%
Transistordichtheid	~1,20x	1,07 tot 1,10x	>1,15x	>1,15x
Begin volumeproductie	2028	2026	2026	2025

Reacties (36)

[laurxp]

Tweakers zou ondertussen echt eens moeten stoppen met het toevoegen van die zelfbedachte nanometer-termen. Het heeft namelijk helemaal niks te maken met het proces en zorgt alleen maar voor verwarring.

De link tussen node-generaties en fysieke dimensies is een historisch artifact, en is al meer dan 10 jaar niet meer relevant. A14 is puur en alleen een marketingterm, en TSMC noemt het zelf dan ook met een reden geen 1.4nm of 14 angstrom. Het is alsof je gaat zeggen dat de "5" in "Zen 5" staat voor GHz, omdat de Zen 4 héél ruwweg op 4GHz draait en de Zen 5 héél ruwweg op 5Ghz: je gaat achteraf een betekenis verzinnen die niet bestaat.

Bij een nieuw procede is een kleiner nummer beter. That's it, er zit niks diepers achter.

[Reactie gewijzigd door laurxp op 23 april 2025 21:48]

[AverageNL]

Goed punt! Want je hebt natuurlijk helemaal gelijk, 'nanometers' zijn al jaren marketingtermen. Dat is ook de reden dat we ze schrijven met aanhalingstekens. Het is nog steeds gangbaar, though.

TSMC schrijft het misschien niet in hun persbericht, maar tijdens presentaties als het jaarlijkse Technology Symposium - waar dit soort nodes worden aangekondigd - nog steeds wel (kan ik uit ervaring zeggen, ik ben er vrijwel ieder jaar bij in Europa ). Daar zijn voor zover ik weet geen beelden van, maar neem deze ISSCC-presentatie van Dr. Kevin Zhang als voorbeeld (of deze officiële TSMC-slide in diezelfde presentatie). Dr. Zhang geeft ook altijd de technische presentaties tijdens die TSMC-symposia.

De reden dat wij (of ik in ieder geval) dat doorgaans alsnog benoem, is omdat '1,4nm' voor de doorsnee lezer meer zegt dan een vage term als 'A14'. Zeker nu we middenin de overstap van 'N' naar 'A' zitten kan dat vrij verwarrend zijn. Dat moet wmb wel met de nodige nuances, zoals we vaak ook netjes doen (zoals hier, zesde alinea). Ik zal in dit artikel ook nog wat extra nuance inbakken

Edit: nav je feedback staat in de tweede alinea nu concreet dat die nanometers niet overeenkomen met de werkelijkheid. Ik denk dat het zo al een stuk beter is, dat ontbrak nog wel - thanks!

[Reactie gewijzigd door AverageNL op 23 april 2025 22:26]

[Bliksem B]

Ik vind het inderdaad wel fijn als de manometers erbij staan, omdat dat het wat tastbaarder maakt. Ik ben nog van de tijd van de AMD 1700+ die op 180 nm gebakken werd.

Het was mij bekend dat sinds enkele jaren nm niet meer exact hetzelfde zijn als vroeger. Alleen is de grootte helemaal niet meer meetbaar en is er dan niet een betere manier om het te duiden?

[peterpv]

Alleen is de grootte helemaal niet meer meetbaar en is er dan niet een betere manier om het te duiden?

Ja, die is er en dat is het aantal gates per oppervlak (gate density). Dat is ook het getal wat we bij het chip-ontwerpen gebruiken om een afschatting te maken hoeveel chip oppervlak een bepaalde functie kost.

Maar ik vermoed dat dit getal nooit publiekelijk gebruikt gaat worden omdat de chip fabrikanten dat getal liever geheim willen houden. Ook wordt het getal anders naarmate je een chip anders indeeld, als er bijvoorbeeld veel (cache) geheugen op een chip zit (zoals bij CPUs) beinvloed dat de density omdat geheugen een hogere gate density kan hebben.

[n4m3l355]

Echter de daadwerkelijke nanometers betekenen ook niets, je kunt het ene procede met de ander niet een op een vergelijken. De marketing benaming zorgt ervoor dat je specifiek bij een producent weet waar het over gaat, en hoe dat verhoud is aan tweakers.net om daar licht op te schijnen.

[Astennu]

Opzich niet erg om die nm nummers er bij te hebben maar misschien wel fijn voor de nieuwe lezers om onderaan een disclaimer/stukje uitleg te hebben dat die nm al een tijdje marketing termen zijn en niet meer exact beschrijven hoe groot een transistor met dat procédé is.

[ochhanz]

Net als Bliksem B vind ik het ook fijn dat jullie de nanometers erbij zetten ook al is het (deels) marketing.

[amigob2]

Alle gerenommeerde web sites doen dit nog steeds, en dan zou tweakers er mee moeten stoppen?

[Currry]

In het tabel staat "A14(vs N2)" moet dat niet "A14(vs N2P)" zijn?

[AverageNL]

De tabel klopt! TSMC vergelijkt A14 gek genoeg met het 'gewone' N2-procedé, en A16 met het betere N2P-procedé

[yelop]

Viel me ook op. Verwarrend stomme tabel zo imo.

[Afgeleide]

Ik hoop voor ze dat die 10-15% een soort placeholders zijn. Als je deze percentages ziet en dan A16 en A14 vergelijkt met N3E dan denk ik
A16 / N3E = (A16 / N2P) * (N2P / N3E) ~ 1,09 * 1,18 ~ 1,29 = +29%
A14 / N3E = (A14 / N2 ) * (N2 / N3E) ~ 1,13 * 1,13 ~ 1,28 = +28%
Als ook maar één van die gerapporteerde 10-15% aan de onderkant van dat bereik zit lijkt het dat er geen snelheidswinst in zit bij A14 ten opzichte van A16. Is dat misschien de reden van deze rare vergelijking?

[fenrirs]

Misschien geen snelheidswinst, maar wel een efficiëntere node?

[Anoniem: 25993]

Is dit nog verbonden met een specifieke instructie set/architecture of word dit voor meerdere architecturen gebruikt?

[tedades]

TSMC heeft een eigen proces voor het maken van fysieke chips. In theorie zou je daar iedere chip op kunnen maken. Dat heeft in principe niets te maken met een specifieke instructie set. Er is waarschijnlijk wel een relatie te leggen tussen high-end chips en high-end productie processen waardoor je mogelijk een trend kunt vinden in instructie sets.
AMD en NVIDIA maken bijvoorbeeld beide gebruik van TSMC. AMD gebruikt chiplets waar NVIDIA nog graag eens een monolithische chip maakt. CPU's en GPU's gebruiken andere instructie sets maar dat maakt voor TSMC niet uit.
AMD bepaald dus wat de chip doet en TSMC hoe de chip gemaakt gaat worden.

[Bliksem B]

Je moet als chiponterwerper wel rekening houden met het procédé. Zo is Ampere ontwikkeld voor 8nm en daarom zien we ook dat de tegra 239 in de Switch 2 nlet op 5nm of lager wordt gebakken. Terwijl dat qua efficiëntie wel logischer zou zijn voor de Switch 2.

[peterpv]

Dat iets logisch is betekent niet dat dat ook economisch gezien uit kan. Het "porten" van een chip naar een kleiner process kan bijna altijd wel, zeker voor puur digitale (logische) chips waar we het hier over hebben. Maar dat porten kost een hoop geld, het ontwerp moet omgezet worden (relatief eenvoudig) maar moet dan nog geverifieerd worden (dat timings kloppen etc), dit is deels handwerk voor specialisten.
Als je dan je nieuwe ontwerp hebt moet je nog een masker set laten maken, laat dat nou juist het duurste zijn voor de meest moderne (kleinste) processen. Zo'n masker set kost enkele miljoenen Euro's.
Dan is een nieuw (kleiner) proces ook nog eens duurder per vierkante mm. Dus als je geporte ontwerp
niet (veel) kleiner is geworden ben je misschien wel even duur uit!
De voordelen (meer efficientie) moeten wel opwegen tegen de kosten en dat kan heel vaak niet uit.

[tedades]

Dat klopt zeker. Je fysieke ontwerp is 100% gerelateerd je process node.
Wat je chip doet, bijvoorbeeld een x86 instructieset is niet gerelateerd aan de hoe je de chip maakt. Maar zoiets als je chip layout is wel afhankelijk van de process node. Een van de opvallende kenmerken van N3 is dat SRAM niet goed kan schalen, waardoor je cache-geheugen dus relatief meer ruimte in neemt op je chip. Daardoor zul je keuzes moeten maken om het ontwerp vergelijkbaar te laten werken.
Maar of je een CPU/GPU maakt voor AMD of NVIDIA maakt TSMC niet uit.

[laurxp]

TSMC is een "pure-play foundry": ze maken dus alleen chips voor andere bedrijven en hebben zelf geen eigen chipontwerpen. Er is daardoor dus geen link tussen een procede en een bepaald chipontwerp, en dit zal gebruikt worden door een flink deel van de grotere chipontwerpers. Verwacht het in chips van Nvidia, Apple, AMD, en een hoop anderen - iedereen kan chips bij TSMC bestellen. Aan de andere kant, als de prestaties van het procede tegenvallen zullen deze ontwerpers hun chips rustig laten produceren op een oudere node, of zelfs overstappen naar andere chipfabrikanten.

De tegenhanger hiervan is wat Intel een paar jaar geleden meemaakte: hun 10nm-node was véél te aggressief, liep daardoor jaren aan vertraging op, had een verschrikkelijk slechte opbrengst, en leverde waardeloze prestaties. Het was te laat om te switchen naar een alternatieve node, dus het resultaat was Cannon Lake. Intel liep een ontwerpvertraging van enkele jaren op omdat de nieuwe node onbruikbaar was, en er uiteindelijk niks meer te persen was uit 14nm+++++. De 7nm-node hierna was niet heel veel beter, en sindsdien laat Intel als alternatief voor hun eigen fabrieken ook chips door TSMC produceren.

De instructieset staat hier nog een flink stapje boven, trouwens. Voor een instructieset kan je extreem verschillende architecturen maken, en deze architecturen kunnen voor extreem verschillende procede's geimplementeerd worden.

[whersmy]

Dit komt gewoon in de buurt van magie. Niet te geloven.

[Asterion]

Hoe worden deze chips de dag van vandaag ontworpen als in uitgetekend?

Ik kan me goed voorstellen dat de eerste generatie cpu ontwerpen met de hand werden getekend op een computer?
Maar tegenwoordig zitten we op miljarden en miljarden transistors en verschillende lagen en nog een verschillende ‘groepen’ zoals een geïntegreerde cpu.

Wordt dit de dag van vandaag door een computer “bedacht” na bvb eerst menselijke input hoe een transistor eruit ziet en hoe ze met elkaar te verbinden?

[kujinshi]

Vlak kan simpel in Autocad achtige programma's gemaakt worden. Wellicht begint alles met schetsen op drawing boards in meetings. Wat de ideeen zijn.

[Astennu]

Tegenwoordig hebben ze daar inderdaad tools (software pakketten) voor. En ik denk dat er achter de schermen nu ook wel Ai gebruikt wordt om bepaalde blokken te ontwerpen.

Chips zijn vandaag de dag veel te complex om helemaal met de hand te doen.

Ik weet dat amd jaren terug nieuwe software had waardoor bestaande ontwerpen 30% compacter konden maken.

Tegenwoordig doen ze ook steeds meer met simulatie. Eerst een chip ontwerpen. Dan simuleren of die goed werkt. Als dat goed lijkt te gaan en als het kan het design met een fpga testen en daar na krijg je dan een eerste productie run.

Er zijn hier en daar geloof ik wel interviews met Bv Jim Keller of andere architecten van Bv de huidige hoofd architect van zen op YouTube te vinden. Soms wordt er ook iets verteld over dat soort zaken. Dacht dat gamers nexus ook een "factory" tour bij amd had gedaan. Ze zijn toen op het hoofd kantoor geweest waar zaken ontworpen en getest zijn.

Ik vind het sowieso erg interessant wat die mensen te vertellen hebben over hoe bepaalde dingen tot stand gekomen zijn of waarom. Bepaalde keuzes gemaakt zijn.

[RogierColijn]

Ik denk op dezelfde manier waarop complexe systemen zoals vliegtuigen worden ontworpen, maar dan is de fysieke schaal een stuk kleiner. Er zullen heel veel blokdiagrammen zijn.

Qua design tools zijn er wel wat opties:

https://www.cadence.com/e...sign/virtuoso-studio.html
https://www.klayout.de/

Ik weet niet of de echt grote cutting edge spelers dit soort tools gebruiken of dat die in-house iets hebben ontwikkeld. Ze zullen over het algemeen toch wel op de markt voorlopen. (zoals Pixar bijvoorbeeld ook hun eigen SW heeft om films te maken)

Ik wist tot een paar jaar terug ook niet dat het kon, maar je hebt tegenwoordig zelfs start-ups die chips kunnen maken. Op dezelfde manier dat een pooling dienst als OSH Park het produceren van PCBs jaren geleden betaalbaar maakte lijken er nu ook "pooling" services op te staan voor het maken van ICs.

Ik kom zelf uit de ruimtevaart industrie en hierin is bijvoorbeeld een paar jaar terug Spherical Systems opgericht die custom ICs maken specifiek voor ruimtevaart. (stralingshard "by design" als grootste selling point)

[Reactie gewijzigd door RogierColijn op 24 april 2025 09:45]

[florizla]

Hieronder mijn begrip van het ontwerpproces.

Er zijn talen om te beschrijven wat de digitale functionaliteit van een chip moet doen (VHDL, Verilog).

Die 'hardware beschrijving' kan je al simuleren om te kijken of alles correct is.

Daar maakt een compiler dan een grote tabel van waarin staat hoe elke transistor verbonden moet zijn met andere transistoren, en wat de vereisten zijn qua prestaties (schakelsnelheid, afstand van elkaar, ...). Dit heet een netlist.

De netlist kan je ook weeral simuleren om er fouten uit te halen.

De wafer fab (TSMC in dit geval) levert een PDK - Process Development Kit. Daarin staat beschreven welke soorten transistoren je kan maken op een bepaald proces, en wat daarvan de eigenschappen zijn. Ook van de 'interconnects' (metalen verbindingen) en 'devices' (weerstanden, condensators) zijn die gegevens bekend.

Een speciale compiler leest de PDK in en de netlist, en doet 'place and route'. Zo wordt bepaald welke transistor op welke plek terecht komt, en hoe de verbindingen ertussen gemaakt worden.
Je moet een keuze maken hoeveel lagen van interconnects je wilt (meer is duurder om te maken), en hoe dik de lagen zijn, en nog veel andere parameters.

Place and route is een zeer intensieve stap, het kan weken duren vooraleer dit helemaal berekend is.

Hierna is het ontwerp van al de lagen van de chip klaar, en kan dit worden doorgestuurd naar de fab. Dit moment heet de 'tape-out', van in de tijd dat dit nog op magnetische tape werd opgeslagen.

[Reactie gewijzigd door florizla op 24 april 2025 13:01]

[peterpv]

Er is nog een belangrijke stap ná de place-and-route. Na de place-and-route moet er nogmaals een verificatie gedaan worden om te controleren dat de timing (van de signalen over de chip) klopt.
Alleen na de place-and-route weten we hoe lang alle verbindingen (draadjes) zijn. Lange draadjes geven meer vertraging (delay) en dat kan er toe leiden dat een signaal later aankomt dan een ander signaal terwijl ze gelijk aan zouden moeten komen. Dat kan opgelost worden met extra signaal buffers en die moeten dan dus toegevoegd worden. Vervolgens moet alles weer geverifieerd worden...

[florizla]

Juist... Die simulaties worden op 'corners' gedaan -- combinaties van de meest extreme omstandigheden zoals temperatuur en waferkwaliteit. Zodanig dat de chip ook nog werkt als die op een maandagochtend gemaakt is, en -20 of +85 graden warm is.

[orange.x]

Zit er uiteindelijk dan echt nog een noodzaak in deze ontwikkelingen?
Als iets kleiner en zuiniger wordt voor dezelfde energie dan is dat opzich wel handig natuurlijk. En dat kan betekenen dat bijv accu's in apparaten kleiner kunnen worden omdat ze net zo lang meegaan en dat scheelt uiteindelijk gewoon pure resources. Voor dat punt snap ik het nog wel omdat het natuurlijk over gigantische hoeveelheden kan gaan uiteindelijk.
Maar is dat dan ook het enige punt of zijn hierdoor bijv ook nieuwe dingen mogelijk?

[bjp]

zouden we niet stilaan overstappen naar aantal transitoren/mm2 of zo? want die 1.4nm betekend feitelijk niet veel meer. Nuja da zal dan afhangen van welk type transitor, ... en dus ook moeilijk relevant te houden.

[cerror]

0,5
0,05
0,005 etc.

[bantoo]

Voor de marketing afdeling bestaat de werkelijk hoe dan ook niet. "2 attometer" proces in 2030.

[Loller1]

Daarom gaat het van N2 naar A16.

[BizzieBis]

Gaan we dan niet gewoon de hele hoge pico range in? Dan lijkt het alsof we weer terug bij af zijn

[laurxp]

Het is een marketingterm. Er is geen enkele link met een fysieke dimensie in de chip. Je moet het zien als een generatie-nummer.

[watercoolertje]

Dat is zijn punt toch ook? Hij is niet voor niks spottend bezig door een negatieve afmeting te posten...