Ten slotte werpen we een blik op de toekomst, voorbij de N3-node, waarbij we naar de plannen voor kleinere nodes kijken en kort de nieuwe materialen en technieken langsgaan die daarvoor nodig zijn.
TSMC heeft het ambitieuze plan om tot die N3-node nog finfets te gebruiken. Pas daarna kijkt het bedrijf naar opties om bijvoorbeeld nanosheets of nanowires in te zetten, ook bekend als gate-all-around transistors. De huidige finfets hebben gates die het channel van field effect transistors aan drie kanten omsluiten, maar bij verdere verkleining van transistors levert dat te veel lekstroom op. Daarom moet voor kleinere nodes de gate het kanaal volledig omsluiten, vandaar de naam gate-all-around, of gaa-fet. Met nanowires of nanosheets is dat mogelijk en voor een veelgebruikt testvehikel in de halfgeleiderindustrie, sram-cellen, heeft TSMC met succes nanosheets ingezet. Chips met 32Mbit aan sram-cellen zouden volgens de chipfabrikant al goede yields vertonen en met een spanning van slechts 0,46V werken.
Overigens is TSMC niet de enige in het gebruik van gaa-technologie voor kleinere nodes, ook Intel en Samsung onderzoeken en gebruiken dat. Ook 2d-materialen als grafeen en het gebruik van carbonnanotubes worden onderzocht, maar veel details daarover gaf TSMC nog niet.
Wel zou een dun laagje molybdiumdisulfide of wolfraamdisulfide in monolagen tussen de gate en het channel veelbelovende resultaten opleveren en de dikte van het channel tot minder dan 1nm kunnen laten slinken, terwijl de stuurstromen hoog blijven. Bij 1V zou 390µA gemeten zijn. Over het gebruik van cnt's wilde het bedrijf kwijt dat ze gebruikt kunnen worden voor powergating in de beol, in de metaallagen van de chips dus. Dat is inmiddels getest met 28nm-logic en zou compactere interfaces voor chips mogelijk maken.
Op het gebied van lithografie, waar ASML vanzelfsprekend hofleverancier en researchpartner is, wordt gewerkt aan alle facetten van het proces. Denk aan betere resists voor meer gevoeligheid bij de belichting en machinelearning om patronen voor maskers te verbeteren. In de toekomst moeten euv-machines met hoge numerieke apertuur, of high-na, beschikbaar komen om kleinere features te belichten. Dankzij de inzet van self-aligned double patterning kunnen voorlopig pitches in de beol met een onderlinge afstand van 18nm geproduceerd worden. Dat is belangrijk om interconnects in chips met een hogere dichtheid te realiseren.
Groener
We eindigen met een kleine blik op de kosten, voor zowel de chips als het milieu. Aangezien TSMC ruim 50 procent van de foundrymarkt in handen heeft, 60 procent van alle euv-wafers produceert en elke maand pakweg één miljoen 300mm-wafers of het equivalent daarvan produceert, heeft TMSC's productie flinke gevolgen voor het milieu. Ter illustratie: voor elke vierkante centimeter wafer zijn 1kWh energie en vijf liter water nodig en worden 200g CO₂ en 100g niet-recyclebaar afval geproduceerd. Dat zijn volgens TSMC overigens de 'groenste' cijfers. Bij Samsung en Intel, of Koreaanse en Amerikaanse bedrijven, liggen die cijfers een stuk hoger. Daar komt ook de steeds hogere prijs van chips deels vandaan; de energie- en waterconsumptie voor N5-chips is respectievelijk 4,3 en 3,1 maal zo hoog als voor N28-chips. Voor broeikasgassen en afvalproducten is dat zelfs 3,7 en 7,5 maal dat van N28. TSMC probeert die cijfers agressief te reduceren, onder meer door met koper verontreinigd water te recyclen.