TSMC: Testproductie N2-node overtreft verwachtingen, massaproductie in 2025

TSMC zou een yield rate van meer dan 60 procent hebben behaald tijdens de testproductie van zijn nieuwe 2nm-procedé. Dat zou beter zijn dan verwacht. De Taiwanese chipfabrikant zou in 2025 met de massaproductie van 2nm-chips kunnen beginnen.

De testproductie vond volgens bronnen van de Taiwanese krant Liberty Times plaats in een TSMC-productiefaciliteit in Hsinchu County. Dat is het noordwesten van Taiwan. De daadwerkelijke massaproductie zou dan weer plaatsvinden in een TSMC-fabriek in Kaohsiung in het zuiden van het land. Zodra de productie op gang komt, worden Apple en Nvidia de eerste klanten.

N2 wordt TSMC's eerste serie procedés op basis van gate-all-aroundtransistors, ook wel nanosheets genoemd. In het kort bestaan gaa-transistors uit kanalen die volledig zijn omsloten door de gate, zoals de naam ook doet vermoeden. Dat moet onder meer leiden tot minder lekstroom ten opzichte van finfetkanalen, die aan drie kanten worden ingekapseld door de gate. TSMC claimt dat de nieuwe node een snelheidsverbetering van 10 tot 15 procent voor de chips mogelijk maakt ten opzichte van N3E. Daarnaast kan het stroomverbruik met 25 tot 30 procent worden teruggebracht of er kan een combinatie van beide voordelen worden behaald. De chipdichtheid, grofweg het aantal transistors per oppervlak, is volgens TSMC bij N2 10 procent hoger dan bij N3E. De node komt in twee varianten: een krachtige versie voor hoge prestaties en een basisversie voor mobiele chips.

TSMC is niet de eerste chipmaker die nanosheettransistors introduceert. Samsung is vorig jaar al begonnen met de relatief kleinschalige productie van 3nm-chips met dergelijke transistors. Intel introduceert op zijn beurt nanosheettransistors met zijn 20A-procedé. Tweakers heeft een achtergrondartikel geschreven waarin het ingaat op de plannen van TSMC met onder andere de 2nm-gate-all-aroundtransistors.

Reacties (47)

[Cabonelson]

Een vraagje? Misschien dat iemand het weet. Hoever kan je nog verkleinen? Op een gegeven moment kan je niet meer kleiner, er moet een natuurkundige limiet zijn.

[kizke]

Klopt, maar kleiner is niet altijd kleiner in chipproductie.
Deze slide van IMEC geeft een goed beeld van de mogelijke toekomst:
https://www.imec-int.com/...%25202023.png&w=1080&q=75

Je ziet nu dus de metal pitch (kleinste afstanden) het einde naderen, maar de nodes gaan nog wel even door.

[Reactie gewijzigd door kizke op 9 december 2024 14:39]

[SambalSamurai]

"maar de nodes gaan nog wel even door."

Interessant! Zou je deze zin huis tuin en keuken willen uitleggen?
Wat betekent dat voor toekomstige multicore (12P. 16P, nP core) CPUs?
Betekent dat dat er ondanks de natuurkundige limieten, CPUs toch zuiniger en sneller kunnen worden?

De recent uitgekomen Arrow Lake en Zen5 CPUs vielen kwa gehoopte prestatiewinst voor velen wat tegen.
Kan TSMC of Intel met hun 20A of 18A toch nog de verwachte prestatiewinst kunnen pakken bij een zuiniger energieverbruik/

[kidde]

Vooral de vorm verandert, om het contact oppervlakete te vergroten tussen twee vlakken.

Eerst waren transisors "plat".
Toen een soort rechtopstaand muurtje, ook wel aangeduid als "Vin" (FinFET).
Deze stap is om het muurtje in drie stukken te knippen, zodat je een soort paarden-hindernis krijgt (GaAFET).
De volgende stap is om de balken van de hindernis breder te maken, "ForkFET"

https://spectrum.ieee.org/forksheet-transistor

De stap erna is om de twee typen transistoren die nu naast elkaar zitten (P en N type) op elkaar te stapelen. CFET / Contemplary FET.

https://newsroom.lamresea...s-transistor-architecture

Daarna wil men de vorm "rechtop" zetten als een soort soepblik. Nanowire FET.

[SambalSamurai]

Prachtige analogiën! Zoals met de paarden-hindernis In jaren heb ik niet zo'n goede uitleg gezien!
Wat is de reden / het nut van de hindernis in drie stukken? Worden dat drie transistors?
Zoals van SLC (1) naar TLC (3) in SSDs?

[kidde]

Het is een beetje het idee van een radiator, maximale oppervlakte bij minimaal volume.

Bij een transistor wil je dat de lading zich over een zo groot mogelijk oppervlakte kan verdelen, om over gedragen te worden, want hoe groter het oppervlakte, hoe lager de weerstand, dus hoe lager het energie-verbruik.

Stel dat je de radiator van deze afbeelding 30 centimerer hoog is, 30 centimer breed, en 2 meter "diep" (van je af), dus 3dm x 3dm x 20dm.

Je laat hem op de grond rusten, en trekt er een laken omheen (dus niet om de onderkant), dan lijkt hij op een soort rechtopstaande "vin". Voor het laken heb je dan nodig
Linkerkant 3dm hoog x 20dm diep = 60dm²
Rechterkant 3dm hoog x 20dm diep = 60dm²
Bovenkant 3dm breed x 20dm diep = 60dm²
Voor en achterkant 2 x 3dm x 3dm = 18dm²
Samen: 198dm².

Dat is het oppervlakte van de laken dat de "lucht" raakt.

Nu trek je het laken eraf, en rekent de oppervlakte uit waar het metaal de lucht raakt.
Dus het gebruikte volume verandert niet.

Stel dat het uit 30 "bladen" bestaat met voor en achterkant, dan is de oppervlakte bij gelijk volume:

2 kanten x 3dm x 3dm x 30 bladen =
2 x 3dm x 3dm x 30=
540dm².

Daaruit blijkt ook hoe je het contact-oppervlakte per volume kan maximaliseren:
Zoveel mogelijk "bladen", met zo weinig mogelijk tussenruimte.

Dat was een rekenvoorbeeld, een GaAFET lijkt natuurlijk veel meer op een modernere badkamer radiator.

Stel, je bent "gewichtsloos" in de ruimte, en pakt een pak printerpapier van 500 vellen.

Om en om pak je iedere keer voorzichtig 1 vel ertussenuit, zodat je er 250 "zwevend" overhoudt. Je hebt dan enorm veel contact vlak gecreeerd, met gelijkblijvend volume. Maar dat is zonder zwaartekracht, op aarde is dat lastig; want dan vallen de 250 vellen op elkaar. De oplossing is dan om ze aan de zijkanten vast te maken; en dan krijg je dus de vorm van een "overdreven" paarden-hindernis. Maar goed, dan zijn ze weer niet zo stabiel en "zakken door", dus vanwege de fabricage heb je een bepaalde dikte nodig; te dun kan dus niet.

Hoe een nanosheet op aarde wordt gemaakt lijkt erop: Iedere keer een papier leggen, dan een andere laag erbovenop leggen, dan weer een papier erop, weer een andere laag erbovenop, en zo door. Zie hier, stap a. Het "weghalen van de vellen" gebeurt in stap e.

Daaruit blijkt, dat er een "optimum" is tussen het aantal lagen dat ik ga stapelen (kosten, hoe meer lagen hoe duurder) en oppervlakte (hoe meer lagen hoe meer contact-oppervlakte, hoe groter gebied dat gelijke lading doorheen kan stromen, dus met hoe minder weerstand).

Dus van de paarden-hindernis wil je eigenlijk de balken zo dicht mogelijk boven elkaar laten zweven, liefst zoveel mogelijk balken per hoogte, maar je kan er niet te veel maken want dat wordt te duur.

[Reactie gewijzigd door kidde op 10 december 2024 21:53]

[SambalSamurai]

Goh, verblijd en versteld, jaaaren naar termen als FinFET zitten staren en ondanks alle korte Engelse en Nederlandse zinnetjes niets van begrepen maar nu begrijp ik dankzij jouw uitleg wat de principes achter FinFET en GaAFET zijn.

Met deze basis kan ik hieruit opmaken dat het nut van het verbreden (ForkFET) verder het contactoppervlakte vergroot (in analogie met een diepere of langere doorlopende radiator).

Ongelooflijk bedankt voor deze super waardevolle uitleg!
Als over 10 jaar al deze technieken geimplementeerd zijn en ze weer met nieuwe termen komen dan meld ik mij weer present!

[matthew2300]

Dank voor je uitleg. Als meer mensen zo een probleem zouden kunnen uitleggen was het voor velen veel makkelijker te snappen.

[kizke]

Ja, hoewel de winst minder makkelijk dan vroeger te behalen is. Als je nu bijvoorbeeld naar nabije toekomst kijkt zie je splitsing van signaal en stroom (backside power distribution networks) binnen een chip ontwerp, wat de dichtheid alsnog kan verbeteren, zonder kleinere patronen te maken.

[Cabonelson]

Bedankt voor de informatie. Ik ga vanuit dat de A=Angstrom is op de slide.

[TV_NERD]

Ik zou het leuk vinden als dit soort artikelen worden aangevuld met welke machines worden gebruikt. Ik gok ASML, maar er zijn vast ook wel concurrenten? Mits dit uiteraard openbare informatie is.

[Opifex]

TEL, Nikon en Canon zijn "concurrenten" van ASML, maar ze lopen mijlenver achter. Met hun machines kan je met wat geluk een chip maken die je 15 jaar geleden kon maken met een ASML machine. En dan overdrijven we nog niet eens.

Als je een nieuwsbericht op Tweakers ziet van een nieuwigheid in het land van de chipbakkers, dan kan je er altijd vanuitgaan dat het een ASML machine was die gebruikt werd.

[cold_as_ijs]

TEL is geen concurrent van ASML. TEL is levenrancier van de track, die coat wafers met photoresist.
Verder is het iets ingewikkelder qua Nikon/Canon. Hoewel op de high end markt Canon en Nikon niet mee doen, concurreren ze nog prima met ASML op de mid end en low end markt.

[Joepi]

Hoho ... CANON kan inmiddels 5nm!
https://www.datacenterdyn...aphy-machine-rivals-asml/
32 nm – 2009
28 nm – 2010
22 nm – 2012
14 nm – 2014
10 nm – 2016
7 nm – 2018
==> 5 nm – 2020
3 nm – 2022
Future
2 nm ~ 2025
Wikipedia: 5 nm process

[ToHiForAFly]

De machines van ASML zijn het enige proces in deze Node. De belichting zal ongetwijfeld met een machine van ASML gebeuren. Of het de nieuwste EXE is of een (vernieuwde) NXE machine, weet ik niet. De eerste EXE machines zijn begin 2024 richting ASML's klanten gegaan, maar de integratie gaat nog even duren.

[Hans1990]

Heel veel verder dan TwinScan Exe: 5000 (of 1 van de andere machines op deze pagina) zal je waarschijnlijk niet vinden, als ze het er al bij zetten.

Bovendien worden zulke machines continu doorontwikkelt. Bij alle specificaties van die product brochure pagina staat nergens een sterretje bij, behalve wafers per hour. Dat is waar een fab zich rijk mee moet rekenen, en dat is ook de service garantie die ASML moet leveren om de machine rendabel te maken (naast dat die netjes met licht moet tekenen op wafers).

Tenslotte worden deze machines enkel ingezet voor de allerkleinste lagen van een silicon chip (de transistor structuren). Op den duur zijn die kleinste structuren gemaakt en kan men overgaan op (in theorie) elk 'oudere' machine die bvb 45nm, 90nm of groter kan doen.

[Reactie gewijzigd door Hans1990 op 9 december 2024 10:55]

[jctjepkema]

Zoals zovelen zeggen, concurrentie op de high-end nodes heb je niet echt. Je kan maar naar 1 speler en dat is ASML. Maar naast het etsen van de wafers gebeurt er in het proces van een chip veel meer. Transport van en naar machines, bonding en packaging zijn maar een paar onderdelen van het proces die ontzettend belangrijk zijn, net als de grondstoffen. En hierin is er wel al wat meer concurrentie.
ASMI, Besi, Applied Materials en Tokyo Electron doen hierin al mee.

Voor een chip is natuurlijk de Die ontzettend belangrijk, daar gebeurt het immers op, maar alles daaromheen is nodig om het te kunnen laten werken. Een interessante video is die van Linus Tech Tips die langs gaat bij een productie plant van Micron. YouTube: I made my own RAM! - Micron Factory Tour
Ze maken hier een RAM stick, dus er zit ook een heel deel bij van het plaatsen van de chip op die RAM module, dat is minder interessant wellicht, maar het stuk over de productie van de Die, het snijden, het testen en noem maar op, is wel heel interessant en iets wat zich afspeelt bij bijvoorbeeld TSMC, Samsung, Intel etc.

[tedades]

Voor CPU (logic) wil je de kleinste transitor structuur kunnen maken. Dus gebruik je de meeste recente lithografie machines van ASML.
Omdat een chip uit laagjes bestaat, super klein op transistor nivo en groter op het hogere nivo (anders is het lastig solderen) heb je een mix van die machines nodig. De beste resolutie (EUV) is duur en trager terwijl lagere resoluties goedkoper en sneller zijn. TSMC zal per 'node' een eigen ideale mix hebben van machine en laag van je chip (wafer/die).
En dat zal zo zijn voor alle andere machines in de fabriek. Die zullen gekozen worden zodat ze goed aansluiten op het gewenste productie proces.

Canon en Nikon zitten meestal in andere segmenten van de markt. Die hebben goedkopere machines met een oké resolutie, maar niet zoals EUV van ASML. Vandaar dat high-end nodes allemaal op ASML zitten.
Volgens mij kun je online vast vinden welke machines ze precies gebruiken voor een node.

[Jst5]

Deze node wordt sowieso met verschillende machines van ASML gemaakt. Niet alleen maar EUV maar ook "oudere" DUV systemen worden gebruikt voor de lithografie. Het kan zelfs zo zijn dat op 1 chip belichtingen gedaan zijn met ASML en Canon / Nikon afhankelijk van de laag. Niet elke laag in het productieproces heeft de kleinste golflengtes nodig om kosten effectief te zijn. Naast lithografie machines van ASML zullen er nog vele andere machines gebruikt worden. Metrology systemen van ASML en KLA waarschijnlijk. Maar ook depositie systemen, etchers, tracks,.. er komt zoveel bij kijken.

De high NA wordt echt nog niet gebrukt voor deze node. ASML heeft dit jaar de eerste machine aan Intel geleverd. Zou moeten opzoeken of er nieuws is geweest voor tsmc. Maar die nodes hebben erg lange ontwikkeltijden dus dat kan nooit in dat tijdframe. En daarnaast, voor volume productie zullen ze niet genoeg capaciteit hebben want dan heb je wel meer dan 1 systeem nodig.

[Pe Nis]

Welke anders? NXE en ook EXE.

[kizke]

EXE bij tsmc?

[tedades]

Yup:
https://www.datacenterdyn...-machine-from-asml-in-q4/

[kizke]

Ja dat had ik gezien, maar levering is iets heel anders dan in productie hebben

[vrijmark]

Alles is Big Brother aan het worden je hoort niets

[Scribe]

Voor hoever ik weet is ASML echt de enige ter wereld die dit soort machines kan aanleveren, vandaar dat het bedrijf zoveel waar is
De meeste lopen volgensmij best wel wat nanometers achter, maar ik zou inderdaad best wat meer info willen zien over welke concurrenten ASML heeft en hoever zij komen. Zou een leuk artikeltje zijn voor hier op Tweakers

[magiel]

https://tweakers.net/zoek...xO9UwBKVIysdA1MjMyUIqtBQA

Tweakers besteedt aardig wat aandacht aan ASML als bedrijf.

[Shunt]

Oh je bedoelt de China die totaal zelfstandig alles allemaal zelf bedenkt: Natuurlijk super knap van ze!

[Goldorak_Go]

Is China niet steeds de eerste om patenten zonder schroom te schenden?
Hoe lang moeten we nog dulden dat intellectuele kennis gestolen wordt door buitenlandse mogendheden op onze scholen en top-bedrijven?

[tedades]

Onder andere hierdoor overweegt Trump de banden met China te heroverwegen: https://foreignpolicy.com...tarriffs-revoke-congress/

[Scribe]

Als nvidia een van de eerste klanten is zal dat wel eerst voor de enterprise GPUs beschikbaar worden....
Is al bekend op welke node de RTX 50-series gaat draaien?

[Wolfos]

Apple is meestal als eerste erbij. RTX 50 zal op een 3N variant werken, want die komen over enkele maanden al.

EDIT: Blackwell maakt gebruik van het TSMC N4P proces.

[Reactie gewijzigd door Wolfos op 9 december 2024 12:59]

[SG]

Denk dat nvidia meer kan betalen voor wafers dus is ook premium klant

[freaq]

Nvidia heeft grotere chips en heeft dus een heel erg goede yield nodig, zeker voor de enorme AI chips.

Apples kleinere mobiele chips zijn daarom wss logischer om eerst te gaan.

Plus nvidia heeft er minder last van als de chip iets groter of heter is.

[Rudie_V]

Intel doet het een stuk slechter met hun 18A- procedé, dat zit nog onder de 10% yields en zou in 2025 in gebruik moeten worden genomen. Samsung zou ook nog tussen de 10-20% yields zitten met hun GAA transistor.

Intel 18A node reportedly stuck at 10% yields, SRAM density also trails TSMC upcoming 2nm tech
https://www.techspot.com/...stuck-10-yields-sram.html

[FSte]

Het heeft er alle schijn van dat die 10% yield claim op 18A puur FUD is. Dit ‘nieuws’ is door één Zuid-Koreaanse site zonder bewijs verspreid en is toen als een lopend vuurtje over het internet gegaan. Sowieso zegt 10% yield op zichzelf niets. Zie https://overclock3d.net/n...r-intel-18a-is-fake-news/ voor een weerlegging.

[Reactie gewijzigd door FSte op 9 december 2024 12:36]

[Rudie_V]

Dankje voor de link!

[computerjunky]

Hier klopt niet veel van. Het heeft een 7% slechtere d0 yield als n4 en n5 hadden bij de launch dus prima yields.

[Pe Nis]

Dat gaat wel veranderen ;-).

[SambalSamurai]

Dat zijn enorme yield verschillen! Waardoor zou dat komen? Hoe zou dat verklaard kunnen worden?
Natuurlijk zal in de loop der tijd doorontwikkeling en productrijping voor betere yields (moeten) zorgen, maar dit zet Intel niet in de lead kwa return on investment.

Intel 18A 10%
Samsung 10-20%
TSMC 20A 60%

Tevens vraag ik mij af: stel dat de drie bedrijven ieder een 18A procedé hebben, zullen natuurkundig gezien de drie chips bij zelfde aantal transistors en zelfde Ghz, dezelfde energieverbruik hebben? Of zegt het getal 20A of 18A ansich weinig en kan de ene 18A veel zuiniger zijn dan de andere 18A, bij gelijke aantal cores, snelheid en transistor aantallen?

Met andere woorden: hoe belangrijk is deze hele verkleining voor wat uiteindelijk voor veel consumenten telt: Lage energieverbruik en Hoge snelheid.

[GarBaGe]

Gaat Zen 6 dit gebruiken?
Zen 4 zit op N5 en Zen 5 op N4, maar die process node verbetering wat best een teleurstelling.
Ik hoop dat we van Zen 5 naar Zen 6 wel double digits gaan zien.

Intel's tegenhanger is (neem ik aan) de 18A process node?
Maar ja, de meeste recente Intel CPU generatie werd niet door Intel gemaakt...

[Reactie gewijzigd door GarBaGe op 9 december 2024 11:15]

[d3x]

Intel introduceert op zijn beurt nanosheettransistors met zijn 20A-procedé.

@JayStout artikel heeft een update nodig want Intel 20A komt niet meer, het zal mogeljiks beschikbaar worden op de 18A
https://www.digitaltrends.com/computing/intel-cancels-20a/
https://www.intel.com/content/www/us/en/foundry/process.html

[Darthpaulx]

Ik vraag me af of Amd GPU tak naar 2 nm gaat eind 2026.
Hun CPU gaat wel en Nvidia gaan ook. Intel ook denk ik, gezien hun Arc B580 nu al 4nm is.
Alleen maar goed de kleinere nodes.

[florizla]

Dit is een schot voor de boeg van Intel...

De gate-all-around transistor is een domein waar Intel ook al lang aan werkt. Ze liggen in een race ligt met TSMC om terug de leider te worden op proces-gebied. Ze dus hadden kunnen profiteren als TSMC uit de bocht gaat hiermee, maar dat zal dus niet gebeuren.

Bovendien bouwt TSMC (naar verluidt, gehoord in Sharp Tech podcast) veel capaciteit op 3 en 2 nm. Intel zal dus niet 'gratis' marktaandeel veroveren.

[IlIlIllII]

De chipdichtheid, grofweg het aantal transistors per oppervlak, is volgens TSMC bij N2 10 procent dan bij N3E.

Volgens mij mist hier een woordje.

Edit: het is inmiddels gecorrigeerd. Dankjewel!

[Reactie gewijzigd door IlIlIllII op 9 december 2024 12:31]

[SambalSamurai]

Haha moest lachen @comatoast +1, er mag wel wat vaker humor op dit soort droge paginas vind ik.

Maar even serieus: opvallend dat een hele node van N3(E) naar N2 slechts 10% winst in dichtheid oplevert.

"TSMC claimt dat de nieuwe node een snelheidsverbetering van 10 tot 15 procent voor de chips mogelijk maakt ten opzichte van N3E. Daarnaast kan het stroomverbruik met 25 tot 30 procent worden teruggebracht of er kan een combinatie van beide voordelen worden behaald."

Zijn deze beloftes voorheen ook gemaakt door TSMC, en Niet uitgekomen? Of is dit de eerste keer dat er zulke grote beloftes worden gemaakt en zou het zomaar kunnen dat we in 2025 daadwerkelijk eindelijk 10 tot 15 % snelheidsverbetering gaan zien? Kan me niet meer heugen wanneer de laatste keer was dat er van generatie op generatie 10 tot 15% snelheidswinst gemeten werd.