Tijdens de keynote van de Computex op 1 juni toonde AMD-ceo Lisa Su een nieuwe techniek voor Zen 3-chips. Die nieuwe techniek is door AMD '3D V-Cache' gedoopt en geeft het bedrijf een manier om extra cache toe te voegen aan zijn processors. Dat doet AMD in samenwerking met chipfabrikant TSMC en het moet de chips een prestatievoordeel opleveren ten opzichte van chips met alleen cache in de cpu-die. Waarom is die extra cache zo belangrijk en hoe heeft AMD dat technisch aangepakt?
:strip_exif()/i/2004386274.jpeg?f=imagenormal)
De reden om cache in een processor te hebben, is primair dat een processorcore veel sneller is dan het geheugen kan bijhouden. Een van de grootste knelpunten in moderne processors is dan ook de manier om data snel genoeg bij de execution-units te krijgen. AMD noemde dit ooit treffend: 'Feed the beast'.
Om daadwerkelijk werk te verrichten, moet een processor data en opdrachten verwerken. Ervan uitgaande dat de data al in het werkgeheugen zit, worden opdrachten en bijbehorende data vanuit het werkgeheugen naar de L3-cache gestuurd en vandaaruit naar de L2-cache. Daarna gaat het naar de L1-instructiecache, naar de frontend van de cpu: de fetch-unit. Die stuurt het door naar de decode-unit. Van daaruit gaat de execution-unit ermee aan de gang en schrijft die de resultaten naar de L1-datacache. In werkelijkheid is het verhaal wat complexer, met registers, buffers en extra kleine caches als uop-cache.
Een cpu-core 'kijkt' eerst in de L1-cache naar data. Wordt die daar niet gevonden, dan wordt de L2-cache geraadpleegd, en als de data daar ook niet is opgeslagen, wordt naar de gedeelde L3-cache uitgeweken. Daarna volgt als laatste redmiddel het dram, maar dat is veel trager. Meer cache vermindert dus de noodzaak om naar traag werkgeheugen uit te wijken, reden waarom bijvoorbeeld grote serverprocessors tientallen megabytes cache hebben.
AMD heeft met zijn 3D V-Cache een manier gevonden om een Zen-core extra cache te geven, zonder het ontwerp van de cores veel groter en duurder te maken. In dit stuk duiken we de verschillende cachelagen in en kijken we hoe AMD, samen met TSMC, zijn nieuwe ontwerp tot stand brengt.
/i/2004716534.png?f=fpa)
/i/2004646380.png?f=fpa)
/i/2004828994.png?f=fpa)
:strip_exif()/i/2004729486.jpeg?f=fpa)
:strip_exif()/i/2004609702.jpeg?f=fpa)
:strip_exif()/i/2001610695.jpeg?f=fpa)
