AMD heeft maandag in het Duitse München een aantal nieuwe details van de Barcelona-architectuur aan de pers gepresenteerd. De 'K10', zoals de chip door de processorbouwer wordt genoemd, zou technisch superieur zijn aan de quadcores van Intel.
Terwijl Intel in Beijing liet weten dat zijn Penryn-chip de Barcelona 'met gemak' bij gaat houden, probeerde AMD's hoofdverkoper Giuseppe Amato tegengas aan het IDF-nieuwsoffensief te geven met de medeling dat de cores van de K10 toch echt veel efficiënter met elkaar en met hun omgeving kunnen communiceren. Dat is volgens hem hoofdzakelijk te danken aan de nieuwe crossbar switch, die het verkeer tussen de afzonderlijke kernen regelt, en aan een verbeterde versie van de geïntegreerde geheugencontroller. De imc zou het mogelijk maken om meer geheugenmodules tegelijk aan te spreken en zo meerdere 64bits channels te gebruiken om data op te halen. Bovendien kan de imc lees- en schrijfacties simultaan uitvoeren, en ook de niet-lineaire zoekacties in het geheugen zouden sneller worden verwerkt. Daarbij moet aangetekend worden dat er wel moederbordondersteuning nodig is om van deze features gebruik te maken: AM2+- en F+-borden hebben er wel ondersteuning voor, maar mobo's met AM2- en F-sockets zullen het met de 'gebruikelijke' 128bits dualchannelcommunicatie moeten doen.
De crossbar switch is ontworpen om acht cores te laten communiceren, zo hintte Amato al naar de opvolger van de Barcelona. Terwijl Intels huidige quadcores regelmatig de fsb moeten gebruiken om de rekeneenheden te laten communiceren, vindt bij AMD alle verkeer tussen de cores op een en dezelfde plak silicium plaats, met alle snelheidsvoordelen van dien. Het bedrijf heeft echter nog geen vastomlijnde plannen voor een octocore, moest Amato toegeven: Barcelona-opvolger Shanghai, de 45nm-serverchip die volgend jaar moet verschijnen, zal in elk geval nog geen acht cores hebben.
Een interessante vernieuwing op het Barcelona-silicium is het gebruik van Level 3-cache, dat nu nog aan zakelijke zwaargewichten als de Itanium is voorbehouden. De Barcelona heeft voor elke core een eigen L1-cache, en de cores delen een on-die L2-cache. Beide zijn 'exclusief': data die uit het geheugen is geplukt, wordt maar op één plaats opgeslagen en is slechts door een enkele core te gebruiken. Om te zorgen dat alle rekenkernen veelgebruikte data snel kunnen benaderen, is voorzien in een niet-exclusieve L3-cache, die zijn data zo lang mogelijk vasthoudt voor hergebruik door andere cores. Hoeveel L3-cache wordt ingebouwd is nog niet duidelijk, maar opvolger Shanghai zou 6MB meekrijgen.
Een meer zichtbare verandering is de mogelijkheid om de kloksnelheid van de imc en van elke core apart te regelen, en ook het voltage van de geheugencontroller kan apart worden ingesteld. Ook deze functionaliteit is overigens weer voorbehouden aan AM2+- en F+-borden. In theorie wordt het mogelijk om een enkele core flink over te klokken, terwijl de andere kernen zich koest houden. Volgens Amato vergt dat een ingreep in de pll-programmering, en kan AMD altijd nagaan of die is gewijzigd. Daarmee worden overklokkers gewaarschuwd dat een aldus opgeblazen Barcelona niet onder de garantie valt. Gelukkig beschikt de chip ook over een vernieuwd setje temperatuursensors, zodat oververhitting makkelijker voorkomen kan worden.