Toen Intel op zijn laatste developer forum details vrijgaf over de Prescott-core stonden veel sites - waaronder Tweakers.net - klaar om de door Intel vrijgegeven informatie door te geven aan hun bezoekers. Hans de Vries van Chip Architect - die al vele jaren scherpe inzichten publiceert met betrekking tot nog niet verschenen processors - heeft echter wat langer nagedacht over wat er allemaal is verteld, en heeft samen met de plaatjes van de core en wat technische documenten een aantal dingen ontdekt die Intel tot nu toe heeft verzwegen. Toen Intel de Pentium 4 ontwierp is meteen vanaf het eerste begin rekening gehouden met allerlei toekomstige uitbreidingen. Een deel daarvan is inmiddels ook uitgevoerd. Sommige features bleken al in de core te zitten maar waren uitgeschakeld. Met andere dingen was slechts rekening gehouden, maar konden daarom wel makkelijk toegevoegd worden zodra de markt er om vroeg.
Het is inmiddels duidelijk dat in de later dit jaar te verschijnen Prescott-versie van Pentium 4 weer een aantal verbeteringen worden doorgevoerd, maar de grote vraag is dus natuurlijk wat er nog meer in die core zit waar we nog niets over gehoord hebben. Een goed voorbeeld hiervan zijn de 64-bit extenties, die volgens meerdere betrouwbare bronnen zonder enige twijfel aanwezig zijn, maar om strategische redenen voorlopig uitgeschakeld zullen blijven. Volgens Hans de Vries zijn er echter meer dingen die officieel (nog) niet bekend zijn, waarmee Intel de Pentium 4 bij de release van Prescott of later een performanceboost kan geven.
Ten eerste wordt aan de hand van de foto van de core in combinatie met een document over de nieuwe instructies geconcludeerd dat het trace cache is vergroot. In plaats van 12.288 instructies kan het in de 0,09-micron core 16.384 instructies bevatten. Op zich is dat al leuk, maar uit dat gegeven kan weer verder beredeneerd worden dat Prescott vier instructies tegelijk kan lezen en wegschrijven. De huidige generatie doet er drie tegelijk, wat in theorie zou betekenen dat de IPC met 33% wordt verhoogd. In de praktijk zal dit om verschillende redenen niet gehaald worden, en niet in de laatste plaats omdat een gemiddelde thread maar 1,5 instructie per klok uitvoert. In combinatie met HyperThreading zou het echter wel degelijk een leuk effect kunnen hebben.

Een andere opzienbarende vonst is de aanwezigheid van een complete tweede Rapid Execution Engine en 16KB extra L1 data-cache. De Rapid Execution Engine is het gedeelte van de core dat op dubbele kloksnelheid draait, en waarin het grootste deel van de integer-bewerkingen plaatsvindt. Het is echter onduidelijk wat hiervan de bedoeling is. Extra bronnen om instructies mee uit te voeren zijn op zich natuurlijk een goed iets, maar de chip moet dan wel in staat zijn om voldoende instructies aan te leveren. Een mogelijke verklaring is dat het een manier is om de yields van de chip te verhogen. Aangezien dat specifieke deel van de core uiteindelijk 8 tot 10GHz moet gaan halen, zal dat stuk buitengewoon gevoelig zijn voor productiefouten. Door het redundante ontwerp wordt de kans groter dat tenminste één van de twee goed werkt.
Nog iets interessants is de ontdekking van wat mogelijk een L3-cache bus is. Het eerste 0,09 micron-product dat Intel demonstreerde was een 6,25MB SRAM-cel. In het artikel wordt het aan de hand van plaatjes en wat andere aanwijzigen geloofwaardig gemaakt dat deze chip als verlengstuk van Prescott of zijn opvolger kan dienen. Het toevoegen van fullspeed L3-cache is altijd al de bedoeling geweest van de Pentium 4-architectuur, en in deze nieuwe generatie zou het dus wel eens zo ver kunnen zijn. Het feit dat er overgestapt wordt naar Socket 775 versterkt dit gevoel nog eens.

Als laatste wordt een schatting gegeven van het oppervlakte van de core: 87 vierkante millimeter met 1MB L2-cache. Dit is ongeveer het dubbele van een ClawHammer met 256KB cache, maar slechts de helft van de grootte van een Opteron met 1MB. Lees het complete artikel hier.