Verwijderd was nog niet klaar voor vandaag, en kwam ook nog met dit artikel aanzetten. Het gaat om een stuk tekst van Hans de Vries over de Hammer architectuur, en hoe AMD het aantal instructies per cyclus heeft verbeterd ten opzichte van de Athlon. De pipeline is twee stappen langer geworden, nieuw zijn de operaties 'pack' en 'decode', die zorgen voor een betere verdeling van instructies over de pipelines en het mogelijk maken om een operatie tijdens de berekingen van 'baan' te laten verwisselen. AMD zelf is vrij vaag over hoe ze dit precies bereikt hebben, maar op basis van de diagrammen en zijn eigen expertise wijst De Vries vijf mogelijke punten aan die relatief eenvoudig te verbeteren waren aan de K7 core. Geen lichte stof, maar wel degelijk interessant voor diegenen die willen weten hoe AMD in korte tijd een snellere core dan de Athlon kon ontwerpen. De conclusie is als volgt:
The (optional) performance improvements listed above show that a significant performance improvement can be achieved over the Athlon K7 core. A core that was after-all conceived and implemented in record time. All these improvements are further very 'cheap' in terms of transistor count and power dissipation.
They are chosen so that they can be realized within the extended pipeline of the K8 that includes two extra pipeline stages between instruction decoding and dispatching.