Intel plant 16-voudige variant IA-64-processor 'Tanglewood'

Intel zal op het IDF van volgende maand meer details vrijgeven over Tanglewood, één van de volgende generaties Itanium die op de planning staat. Dat Intel voor de toekomst vertrouwt op chips met meerdere fysieke cores is op zich geen nieuws. Montecito, de voor 2005 geplande opvolger van de huidige Madison-generatie, gaat immers gebruik maken van twee cores. Tanglewood is de generatie die daar weer op volgt, en met dit ontwerp barst het multicore-geweld pas echt los. Het ontwerp zou maximaal zestien cores per chip kunnen bevatten, zonder meer stroom te gebruiken dan de huidige versies. Vorig jaar werd al bekend dat Intel werkte aan technieken om multicore-processors zuinig te houden, maar waarschijnlijk is er ook dankbaar gebruik gemaakt van de kennis van HP- en ex-Compaq-ontwerpers, die met PA-RISC processors en Alpha EV7/EV8 al ervaring hebben opgedaan met zulke ontwerpen.

Nathan Brookwood van Insight 64 acht het mogelijk dat de eerste versie van Tanglewood een op 0,09 micron gebakken uitvoering met vier cores wordt. Aangezien de dual-core Montecito al geschat wordt op een miljard transistors, zal er waarschijnlijk 0,065 micron-technologie voor nodig zijn om acht- en zestien-way versies op de markt te brengen.

Reacties (25)

[Striffelbuur]

Ligt het nou aan mij, of leidt het bijgeplaatste diagram enkel tot verwarring? Er staat immers reeds in het artikel dat de Montecito twee cores heeft in tegenstelling tot de Madison. Bovendien gaat het bericht over de Tanglewood, en wordt er nog eens benadrukt dat de Montecito dual-core is; tevens is het nieuws juist dat de Tanglewood-generatie waarschijnlijk 16 cores gaat ondersteunen.

Voor Tweakers die geen Japans kunnen lezen (en je kunt mij niet wijsmaken dat die er niet zouden zijn) werkt de bijvoeging van het diagram eerder tot verwarring dan dat het een heldere aanvulling op het artikel vormt.

[Verwijderd]

Voor degene die willen weten wat op de plaatjes staat:

bovenaan: processor die
geel: core
groen:
L3 cache
wit: systeem bus

Bij de Montecito staat naast de kana de vertaling al..

[hardwareaddict]

Wow,

dat is wel nuttige vertaling. L3 cache op elke chip is wel erg hot. Totdusverre werd verondersteld namelijk een soort van combinatie techniek waarin de L3 cache werd gedeeld en de rest apart. Dus CMP m.u.v. de L3 cache.

Wat hier staat is een volledige dual core. Echt volledig CMP.

Als ik het goed begrijp gaat dit weer totaal niet pin compatible zijn met de huidige dure itanium2 superclusters/mainframes die momenteel verkocht worden.

Die arbiter is wellicht alleen daar om snel in elkaars L3 te kunnen lezen.

Wat ik totaal mis op het plaatje is de L2 cache. Die is meestal ook niet geintegreerd in de core namelijk.

MVG

[Verwijderd]

ja. En waar zit dan de L1 en de L2 cache?

Bij de huidige desktop cpu's zit de L1 en L2 in de core. De L1 zit zo dicht mogelijk in de buurt waar de data nodig is (ivm tracelengte) en is snel te schakelen. Dan heb je nog een hele mep L2 om de cpu gevoed te houden, maar dat hoeft minder snel te zijn, maar ook wel weer dichtbij.

Nu mag je mij eens uit gaan leggen wat het voordeel van een on-die L3 cache is tov een grotere L2. Ik bedoel: hoe is deze L3 dan fysiek anders dan een L2? Logisch gezien zou ik de trace-cache en de L2-cache bij een core doen, de threads verdelen (de arbiter) en daarachter, maar nog wel op de 'die', de L3.

Je kunt die L2 dan wel lekker vol gaan pompen met data, maar je moet de zaken dan wel heel slim aan gaan pakken wil je niet in de 2 L2's dezelfde data nodig hebben. En hoe meer core's hoe groter die verspilling wordt! En hoe meer kans op wat TD-er hieronder zegt (groot=>onbetaalbaar)

[TD-er]

Zo te zien heeft elke core een eigen L3-cache.
Het lijkt me dat een zo'n chip met max 16 van die cores behoorlijk groot wordt. Je hebt dan best kans dat ze vrij onbetaalbaar worden, tenzij Intel ze in de chipbehuizing aan elkaar soldeerd.

Ik ben ook best wel benieuwd wat voor snelle verbinding tussen de CPUs komt te zitten en hoe het zal gaan met de benadering van het geheugen.
Met zoveel CPUs wil je niet een gedeelde bus naar het geheugen hebben, maar liever een aantal bussen.

[Luxx]

Ik begreep altijd dat iedere core met eigen cache op één chip zat. Dus je blijft maar een chip/socket nodig hebben, er zitten alleen meerdere logische cores in een chip. Het is eigenlijk een extreem uitgebreide versie van Hyperthreading. Door meerdere cores, (die overigens mogelijk ook meerdere threads per core aankunen) kun je dus veel meer berekeningen tegelijkertijd uitvoeren. Omdat al die cores in een behuizing zitten moet je alleen wel een brute verbinding met het geheugen hebben, een enorm hoge FSB, een een betere techniek hiervoor, is dus wel nodig.

[hardwareaddict]

Laten we het mislukte Hyperthreading maar even vallen willen we?

Voor dit soort CPU's is dat soort gepruts niet echt mogelijk. Daar heb je CMP voor nodig. Dit ziet er ook echt CMP uit met 2 cores op 1 chip.

Maar ja 2005. Dual core 1.5Ghz in 2005 en pin incompatible. Wie gaat daar nieuwe machines voor bouwen?

[Olaf van der Spek]

Waar komt die info over L3 cache vandaan?

Het ontwerp zou maximaal zestien cores per chip kunnen bevatten, zonder meer stroom te gebruiken dan de huidige versies.

De cores zitten dus in dezelfde chip.

[TD-er]

die had ik min of meer uit het plaatje gehaald.

[Verwijderd]

Vorig jaar werd al bekend dat Intel werkte aan technieken om multicore-processors zuinig te houden, maar waarschijnlijk is er ook dankbaar gebruik gemaakt van de kennis van HP- en ex-Compaq-ontwerpers, die met PA-RISC processors en Alpha EV7/EV8 al ervaring hebben opgedaan met zulke ontwerpen

De Alpha EV7 is een gewone EV6 met on chip L2 cache, interchip connects en memory controllers. De EV8 zou wel een geheel nieuwe ontwerp geweest zijn. Het gaat hier echter om een SMT chip en niet een multicore CPU. Bovendien kan ik de EV7 en EV8 met een geschat vermorgen van 120W tot 150W ook niet bepaald zuinig noemen.

[hardwareaddict]

Als het eerste klopt, namelijk 1 miljard transistors, dan is die cpu bijna onkoelbaar in 0.09.

Dat betekent dat 4 cores in 0.09 met elk hun eigen L3 cache, van in totaal 16MB per stuk, dat gaat natuurlijk lastig worden.

Kortom al de overige informatie wijst toch echt richting 0.065.

Er zit ook wel een enorm verschil qua complexiteit in het ontwerpen/hoogclocken van een dual core cpu versus een quad core cpu.

Die tanglewood info totdusverre is niet erg betrouwbaar zo lijkt het. Ook dit gegok van 4 cores op 1 cpu in 0.09 met elk hun eigen L3 cache lijkt me weer volledig in het wilde weg.

4 cores in 0.065 in 2007 met een enorme L3 cache lijkt me al lastig genoeg om te halen.

Voorlopig lijkt de tanglewood een soort van papieren plan als we al de tegenstrijdige berichten mogen geloven.

Zou me ook niet verbazen als er minder als een half dozijn personen aan die tanglewood momenteel werken. Er wordt al veel te veel verlies op die itanium cpu's geleden. Weg ermee. Fijn x86-64 maken en daarmee verder. Wanneer horen we op welke datum die uitkomt?

Want daar werken wellicht een dozijn in het quadraat mensen aan bij intel momenteel en we horen maar niks behalve dat het zeker is dat het er zo'n projectgroep is.

[n-i-x]

Ik vraag me af op wat voor kloksnelheid zo'n Tanglewood dan draait.

[The Source]

Kloksnelheid is in dat segment TOTAAL niet belangruik. Het gaat om performance.

[Olaf van der Spek]

Behalve voor marketing is kloksnelheid in geen enkel segment (direct) relevant.

[n-i-x]

Klopt, maar een van de manieren om een hoge preformance te krijgen, is door een hoge kloksnelheid te halen.

[Verwijderd]

als prestatie [instructies/s] =instructies per klok x kloksnelheid
hoe kun jij dan beweren dat kloksnelheid (totaal!) niet belangrijk is?

kloksnelheid is net zo belangrijk als IPC. Net zo goed als een goede compiler belangrijk is.

[Verwijderd]

Ik vraag me af op wat voor kloksnelheid zo'n Tanglewood dan draait.

De hele frequentie discussie is nu wel achterhaalt. Sinds de introductie van de P4 en de naamrating van AMD, is de werkelijke performance alleen maar te meten via benchmarks.

[Ruuddie]

Uhm, daar ben ik 't niet mee eens hoor.
Ik ben zelf ook voor AMD en zo, maar een hogere FSB heeft wel degelijk nut op de doorvoer hoor.

K heb hier toevallig een bench van de Hardware.Info naast me liggen, waarin je toch duidelijk ziet dat de 800 MHz FSB veel sneller is dan de 533 MHz FSB.
Niet bij puur rekenen nee, maar bij multimedia toch wel. Nou is de Itanium niet echt een multimedia CPU nee (hoewel, renderfarm...), maar 't zou toch leuk zijn dat de CPU niet hoefde te wachten op data

[hardwareaddict]

Op papier is de bandbreedte die die madison op deze processor hier levert van en naar RAM rond de 6.4GB/s, maar als ik ga testen is de LATENCY gewoon veel slechter als van PC's. Laat staan van opterons (die 2x sneller is als van p4/k7).

Dus die bandbreedte klopt vast wel, maar ik zie hier geen programma draaien dat bandbreedte nodig heeft van die I2s.

Vandaar dat de Tanglewood in plannen van enige maanden geleden een L3 cache zou gaan krijgen van tussen de 16 en 24 MB.

[Verwijderd]

Een plaatje zegt meer dan duizend woorden.

[EdwinSchaap]

Ik dacht dat ze nog met dat Japans/Chinese OS moesten beginnen maar ze zijn al veel verder dan ik had gedacht.

[Verwijderd]

0,065 micron? Wordt een beetje klein he. Toen God het atoom uitvond had Hij dit niet in gedachten...

[Drogo]

Beetje aso dat ie zich zo makkelijk er vanaf maakt. Zitten wij weer met de problemen omdat hij niet de moeite neemt iets kleiners (jaja quarks...) te verzinnen. Tsssss...

[tikimotel]

...worden het nu 8 cores met 2 virtual (HyperThreading) processoren elk, of 16 cores met 2 virtual processoren elk, of gewoon 16 losse cores in één CPU?

Gezien de technologieën welke Intel nu al toepast is elk van de bovengenoemde varianten mogelijk.

[Wouter Tinus]

Het worden zestien fysieke cores. HyperThreading is (erg) lastig te implementeren in een IA-64-ontwerp, maar als ze het doen dan wordt het dus 32 virtuele cores.