SiFive kondigt twee RISC-V cpu-cores aan, onder meer voor nieuwe Intel-processor

Chipontwikkelaar SiFive heeft twee nieuwe RISC-V-processor cores aangekondigd, de SiFive Performance P270 en de SiFive Performance P550. Die tweede is volgens het bedrijf de krachtigste RISC-V-cpu core tot nu toe en komt in de aankomende 7nm-cpu van Intel.

De Performance P550 is volgens SiFive de krachtigste cpu core tot nu toe, met een SPECint 2006-benchmarkscore van 8,65 per GHz. Volgens SiFive nemen vier P550-cores evenveel ruimte in op een cpu als een enkele ARM Cortex-A75-core, terwijl de core betere performance levert.

De core heeft een '13-staps triple-issue, out-of-order pipeline' volgens SiFive en is gebaseerd op de SiFive U84-microarchitectuur. De iets minder krachtige P270 heeft een 4,6 per GHz-benchmarkscore en heeft een 8-staps dual-issue in-order architectuur. Hardwareinfo legt uit dat de core ondersteunend kan zijn aan 64-bits besturingssystemen.

Volgens Intel moet de P550-core van SiFive onderdeel worden van de aanstaande 7nm-cpu van het bedrijf, met de bijnaam 'Horse Creek'. Volgens Liliputing is het nog niet bekend of het betekent dat de processor uitsluitend aangedreven zal worden door de RISC-V-cores van SiFive of dat ze gepaard worden met Intels eigen x86-cores.

Onlangs werd nog bekend dat Intel volgens geruchten van plan is om chipfabrikant SiFive over te nemen voor ruim twee miljard dollar. SiFive is met adviseurs in gesprek wat het daarmee aan moet, want het zou zelf mogelijk liever onafhankelijk blijven. In september vorig jaar kondigde SiFive de eerste RISC-V-computer aan, die het in mei dit jaar begon te leveren als mini-ITX-board.

Reacties (19)

Ik heb echt geen idee wat een '13-staps triple-issue, out-of-order pipeline' is. Is daar ergens documentatie over te vinden?

13-staps betekent dat de pipeline in 13 stappen is onderverdeeld. Triple issue betekent dat er 3 instructies parallel kunnen worden uitgevoerd, je ziet dit ook in de figuur aan de linkerkant met 3 issue queues en vervolgens 3 executie paden. Out-of-order betekent dat er een scheduler aanwezig is die de volgorde van de instructies kan aanpassen om zo het gebruik van de aanwezige hardware te optimaliseren.

Meer info:
https://en.wikipedia.org/wiki/Superscalar_processor
https://en.wikipedia.org/wiki/Arithmetic_logic_unit
https://en.wikipedia.org/wiki/Out-of-order_execution
https://en.wikipedia.org/wiki/Instruction_set_architecture

Whoa. Kraakhelder. Dank je.

Ik vond alleen deze wel interessant, maar hier ook geen deep dive in the micro-architecture:

https://arstechnica.com/g...rlds-fastest-risc-v-cpus/

Dit is wel interessant: "In traditional processor designs, a vector instruction has a fixed width tied to the hardware register size of the processor—for example, SSE and SSE2 allow use of a Pentium III's 128-bit registers, while making full use of an i7-4770's 256-bit registers requires a completely separate instruction set (AVX2) for the same mathematical operations. Moving up to an i7-1065G7's 512-bit registers requires yet another instruction set, AVX-512—again, for the same underlying mathematical operations."

RISC-V heeft dat nadeel niet: "RISC-V's dynamic width vector instruction set, which allows developers to execute vector instructions on data of arbitrary size with maximum efficiency."

Dacht dat NEON (ARM) ook zoiets was trouwens.

Neon is gewoon vaste breedte 128-bit. Wat je bedoelt is Scalable Vector Extensions (SVE), wat de opvolger is van Neon.

Oh, dat is wel heel cool!

Op Wikipedia staat een stukje over Out-of-order execution

Dank je wel, maar die / moet van het einde van de link af ;-)

Dat vroeg ik mij zelf ook wel af.
Via Google kwam ik op dit : https://en.wikipedia.org/wiki/Out-of-order_execution
Denk wel dat het goed is. Maar misschien kan een andere mede Tweaker het goed uit leggen.

Thanks!

Zeker wel

Flink pak leesvoer. Dank.

Het is wel een lekker marketing-verhaal zeg:

Volgens SiFive nemen vier P550-cores evenveel ruimte in op een cpu als een enkele ARM Cortex-A75-core, terwijl de core betere performance levert.

Ja gek hè, je vergelijkt met een 3 generaties oude cpu (A75>A76>A77>A78). De Snapdragon 845 gebruikte al A75-cores en kwam uit in December 2017. Die is gemaakt met een Samsung 10nm proces.

Nu wordt de telling erg marketing qua nm betreft, maar 7 nm Intel zal ongeveer gelijk zijn aan 5nm elders. Dus gezien de 10nm van de A75 en de 5nm nu, is het een verviervoudiging van het aantal transistors op hetzelfde oppervlakte.

Dus als je door de marketing-BS heen prikt, hebben ze ruim 3 jaar na dato een chip gemaakt die grofweg evenveel transistoren heeft als een A75, maar door een kleiner proces sneller is en kleiner is.

Inkoppertje dus, want volstrekt logisch dat je met een kleiner proces een hogere dichtheid krijgt en de klok kunt opschroeven.

Ze lopen dus gewoon 3 jaar achter met de techniek als je het vergelijkt met ARM, alleen het bakprogramma is up-to-date.

Je zou het ook van de andere kant kunnen bekijken: Ze hebben na een relatief korte tijd al een core die maar 3 jaar achterloopt op ARM en qua perfomance de RPI4 ruimschoots verslaat (zou je verwachten met deze uitspraken iig)

en komt in de aankomende 7nm-cpu van Intel

Is dat slechts de nieuwe generatie AMT/IME of kan men actief gebruik maken van deze arm risc-v core?

edit:
Zat met ARM in mijn gedachten, is natuurlijk risc-v

[Reactie gewijzigd door NaliXL op 23 juni 2021 12:25]

Dit wordt inderdaad een management processor.

Een x86 core issues meer instructies dan de 3 van deze core. Bovendien is de vector-implementatie incompatible met AVX. Daarom kan dit niet realistisch gebruikt worden als de interne implementatie, ook al zou je technisch gezien er best een x86 decoder voor kunnen zetten om een x86+SSE ISA implementatie mee te maken.

Welke arm core precies?