De toekomstplannen van Intel: uitbesteding 7nm, Xe-gaming-gpu en SuperFins

Van IDF naar Architecture Day

Jarenlang heeft Intel zijn Developer Forum gehad om zijn nieuwste technieken aan een select publiek te laten zien. Tijdens die IDF-bijeenkomsten werden roadmaps, productintroducties en toekomstmuziek getoond, maar na het afgelasten van de laatste IDF in 2017 zocht Intel naar een nieuwe manier om ons te informeren. In 2018 werd daartoe de eerste Intel Architecture Day georganiseerd, om prompt niet plaats te vinden in 2019. Dit jaar is Intel Architecture Day, zij het uiteraard in virtuele vorm, weer terug en Intel had genoeg te vertellen.

Het bedrijf werkt namelijk al tijden aan een grootschalige transformatie, van primair chipbakker naar een 'technology enabler'. Dat heeft natuurlijk alles te maken met het feit dat de gouden tijd van Dennard scaling, zeg maar de simpelste vorm van Moore's Law, al jaren niet meer mogelijk is en ook het simpelweg compliceren van chips, met meer transistors, grotere monolitische dies en meer cores, inmiddels ook niet meer de prestatiewinsten en energiebesparingen kan leveren die nodig zijn.

Intel gooit het daarom over een heel andere boeg, die overigens niet uniek is, door zich te profileren als een software-first bedrijf dat hardware-oplossingen voor workloads bedenkt, in plaats van andersom. Zo'n soort holistische benadering van de industrie zien we op meer vlakken, want simpelweg een berg rekenkracht tegen een probleem aangooien is, zeker gezien de groei in data en energieverbruik van de it-industrie, niet toereikend. Een vergelijkbare benadering zagen we eerder al door het onderzoeksinstituut imec verkondigd worden: een co-designproces van hard- en software is noodzakelijk om aan de toenemende vraag naar compute te kunnen voldoen.

Intel heeft daartoe zes pijlers gedefinieerd die het bedrijf moeten steunen in de transformatie om ook het komende decennium, en daarna, een relevante bijdrage te leveren. Die pijlers zijn software, security, interconnect, memory, xpu architecture en process en packaging. We lopen die zes pijlers, zoals gepresenteerd door Intels Raja Koduri en vele andere engineers, even langs, waarbij we sommigen wat uitgebreider bespreken dan andere.

Raja Koduri presenteerde Intel Architecture Day 2020

SuperFin en Willow Cove

Een van de aspecten van die transformatie die opvielen, is Intels bereidheid om de koppeling tussen transistors of chipontwerpen en productieprocedés los te laten. Intel wil nu naar een 'transistor resilient design' toe, waarbij nieuwe features niet gepaard hoeven gaan met een nieuwe generatie transistors of een kleiner procedé. Volgens Intel zou het bedrijf, als het dat eerder had losgelaten, nu al producten met pci-e gen4-controllers of Xe-graphics op de markt kunnen hebben. Op die Xe-graphics, Intels nieuwe generatie gpu, komen we straks overigens nog uitgebreid terug.

Een ander aspect van het nieuwe Intel is minder focus op de cpu. Dat is met het portfolio natuurlijk logisch, maar tot dusver was het bij Intel 'Xeon (of Core) first' en de rest volgt. In plaats daarvan hanteert het bedrijf de term xpu, wat alle compute-mogelijkheden die voorhanden zijn omvat. Zo is er nog altijd de cpu voor scalarberekeningen, maar ook de gpu voor vectorberekeningen, ai-chips en logica voor matrixberekeningen en fpga's voor spatialberekeningen. Die onderdelen kunnen gecombineerd worden of afzonderlijk werken, maar Intel hanteert daar voortaan de parapluterm xpu voor.

Scaling blijft uiteraard een belangrijk aspect voor chipontwerpen, en kleinere transistors maken zuiniger en snellere xpu's mogelijk. Intel probeert zich te ontworstelen aan de problemen die de transitie van 14nm naar 10nm met zich mee heeft gebracht, en lijkt zich stilaan op te maken om toch echt 10nm-producten in volume te gaan leveren. Dat zijn voor de Core-familie de Sunny Cove-cores, gevolgd door Willow Cove en Golden Cove, en op low-powergebied de Tremont- en Gracemont-cores. Sunny Cove is voor mobile beschikbaar in Ice Lake-laptops en samen met Tremont-cores in Lakefield-processors.

De volgende generatie wordt Tiger Lake, met Willow Cove-cores aan boord en een nieuwe 10nm-finfet-transistor die de pakkende naam SuperFin krijgt. Die naam moet de nare bijsmaak van de vele plussen die het 14nm-procedé krijgt wegspoelen. Het gaat dus om een verbeterd 10nm-procedé dat zuinigere, snellere processors moet opleveren. Bij gelijke spanning moet dat fors hogere kloksnelheden opleveren, volgens een grafiek zelfs in de buurt van 1GHz. De andere kant van die medaille is uiteraard een veel lager verbruik bij gelijke kloksnelheid, maar om hoeveel dat gaat is niet duidelijk. De x-as met spanning die Intel liet zien heeft geen waarden.

De SuperFin heeft een aantal verbeteringen ten opzichte van de huidige 10nm-generatie. Zo is de ruimte tussen de vinnen groter, waardoor de transistors meer stroom aankunnen zodat ze sneller kunnen schakelen. Het materiaal van de gate is aangepast, wat voor een hogere mobiliteit in het channel zorgt, en de source en drain van de transistors hebben lagere weerstand en meer strain gekregen, wat de snelheid en het verbruik ook ten goede komen. De metaallagen, die voor verbindingen tussen transistors en op een hoger niveau tussen de cores, zorgen, zijn ook verbeterd, waardoor ze onder andere minder weerstand en meer elektrische capaciteit hebben.

Volgens Intel zouden de verbeterde metal layers samen met de SuperFins een flinke prestatieverbetering in Willow Cove-cores mogelijk moeten maken, waarbij het bedrijf in traditionele termen spreekt van een vergelijkbare verbetering in deze half-node-stap als die het eerder in full-nodes realiseerde. De Willow Core-soc krijgt bovendien de lp-variant van Xe-graphics aan boord, met maar liefst 96 eu's, De lp staat voor low power, en die 96 execution units zijn er niet alleen meer dan de 64 eu's van Sunny Cove- of Ice Lake-socs, maar Xe moet ook veel betere prestaties leveren. Een demonstratie liet soepele gameplay in onder meer Battlefield V op 1080p en Dirt Rally 2 zien, waarbij bij die eerste de framerate veel hoger lag en bij de tweede het detailniveau van low naar high kon.

Willow Cove krijgt verder per core 1,25MB L2-cache en twee keer zo veel bandbreedte als Sunny Cove voor de ringbus, dankzij een verdubbeling van die ring. Ook het geheugensysteem wordt aangepakt, met een tweede geheugencontroller die op de achtergrond data kan prefetchen zodat de andere geheugencontroller ontlast wordt. Daarmee wordt de beschikbare geheugenbandbreedte opgeschroefd tot ongeveer 86GB/s, waarbij alle data in het geheugen bovendien versleuteld wordt om tegen exploits te zijn beveiligd. Ook wordt de pci-e-controller geüpgradet naar gen4, en ook de Thunderbolt- en usb-ondersteuning worden naar versie 4 gebracht. Intel wilde overigens nog niet kwijt hoeveel pci-e gen4-kanalen de socs gaan ondersteunen.

Ten slotte krijgen de Tiger Lake-socs met Willow Cove-cores een Gaussion and Neural Accelerator versie 2, kortweg GNA 2.0, aan boord om hardware-accelerated ai-workloads op te pakken. Na Willow Cove moet Golden Cove volgen, dat onder meer extra ai-performance en 5g-mogelijkheden aan boord krijgt. Het is niet duidelijk of daarin de eveneens op de roadmap genoemde verbeterde variant van de SuperFin gebruikt wordt, die de toepasselijke naam Enhanced SuperFin krijgt.

Xe-graphics en videokaarten

Architecture Day bracht naast 10nm-details en SuperFin eindelijk meer informatie over Intels videokaartplannen. We hadden al aangehaald dat Tiger Lake met Willow Cove-cores Xe-graphics aan boord krijgt, en dat het voor die socs om de lp- of low power-variant gaat, met 96 execution units. De Xe-architectuur is ontwikkeld om breed inzetbaar te zijn, van datacentra tot passief gekoelde zuinige socs. Xe-lp zit aan de onderkant van dat spectrum, en eerder zagen we al Intels DG-videokaart met eveneens lp-graphics aan boord. Er zijn echter ook Xe-hpc- en Xe-hp-varianten ontwikkeld, respectievelijk voor datacentra of supercomputers en workstations. Voor gamers is een combinatie van de hpc- en hp-varianten ontwikkeld die Xe-hpg wordt genoemd.

Intel gaf vooral informatie over de lp-variant, die zoals we zagen groeide van 64 naar 96 execution units (eu's). Elke eu zou goed zijn voor 1536 flops per kloktik, waarbij het uiteindelijke prestatieniveau vanzelfsprekend afhankelijk is van de kloksnelheid. Die zou over de gehele frequency-response-curve flink hoger worden dan de snelheid van de Gen11-gpu, waarbij de delta op het oog zo'n 500MHz zou bedragen. De eu's zijn over zes blokken verdeeld, met zestien eu's per blok. Naast de doorvoer van de eu's is ook de capaciteit van de samplers en pixel-backends verhoogd, naar respectievelijk 48 texels per klok en 24 pixels per klok.

In de eu's zelf zijn ook flinke veranderingen doorgevoerd. Gen11 had twee 4-wide alu's, verdeeld over vier fp/int-pipes in de ene alu en vier fd/em-pipes in de tweede. De twee alu's werden door een enkele thread control-unit aangestuurd en deelden een register. In Xe wordt per twee eu's één thread control-aanstuurelement gebruikt dat de alu's aanstuurt. Elke eu heeft twee alu's, waarbij de ene over acht fpu/int-pipes beschikt en de extended math-pipes zijn losgetrokken. Die komen minder vaak voor en het zou hogere prestaties opleveren om de alu's op deze manier in te delen, ook al levert het wat extra overhead voor de thread control op.

Het geheugen van de Xe-gpu is ook verbeterd, met extra cache voor zowel de L1-datacache per eu-blok als het gedeelde L3-cache. De GTI, de Graphics Technology Interface die voor de verbinding van de gpu met de rest van de soc zorgt, heeft twee keer zoveel bandbreedte gekregen, zodat (g)ddr sneller aangesproken kan worden. Bovendien wordt een verbeterde compressie toegepast om de benodigde bandbreedte te beperken. Dat alles leidt tot het vermogen om met integrated graphics soepel op 1080p te spelen, waarbij de prestaties met een tdp van 15W voor Xe-lp de prestaties van een 25W Gen11-gpu ruimschoots moeten overtreffen. Zo moet het onder meer mogelijk zijn games als Grid, PUBG, Doom Eternal en Battlefield V zonder problemen op full-hd te spelen.

Xe-hp

Naast Xe-lp demonstreerde Intel ook de Xe-hp, die bedoeld is voor graphics-workstations. Die chips zouden veel meer eu's dan Xe-lp krijgen, die sneller geklokt kunnen worden en veel meer geheugenbandbreedte krijgen. De demo betrof dan ook hevc-transcoding, waarbij 4k60-streams met tien tegelijk werden getranscodeerd. De Xe-hp-chip kan uit meerdere zogeheten tiles, of chiplets, worden opgebouwd, waarbij één tile al goed is voor de gelijktijdige transcodering van tien van dergelijke 4k60-streams. De variant met vier tiles zou een fp32-rekenkracht van 40tflops halen en wordt inmiddels gesampled, met een verwachte algemene beschikbaarheid ergens volgend jaar.

Xe-hpg: de gaming-gpu

Veel details over de gaming-variant van de Xe-gpu zijn er nog niet, maar werkende chips zijn inmiddels in Intel Labs aanwezig. Saillant detail is dat die chips op een 7nm-procedé worden gemaakt, maar zoals bekend beschikt Intel daar zelf nog niet over. De Xe-hpg wordt dan ook extern geproduceerd, waarbij TSMC de meest logische leverancier lijkt. De Xe-hpg combineert de schaalbaarheid van Xe-hp, de rekenefficiency van Xe-hpc en de graphics- of energie-efficiency van Xe-lp. Intel bevestigde tevens dat Xe-hpg over hardwarematige raytracing gaat beschikken, al is nog niet bekend in welke mate. Meer details zijn niet bekendgemaakt, en videokaarten op basis van Xe-hpg zouden in 2021 op de markt komen.

Intel gaf nog wel extra informatie over drivers en de media- en display-engine van Xe-lp. Om met die laatste te beginnen: de gpu krijgt ondersteuning voor 8k60-uitvoer via edp, dp 1.4, hdmi 2.0, usb 4 en TB 4. Ook hdr 10 en Dolby Vision worden ondersteund, net als 12bit BT2020-kleuren, adaptive sync en maximale refreshrates van 360Hz. Er kunnen maximaal vier schermen aangestuurd worden. De media-engine krijgt twee keer zo veel encode- en decode-doorvoersnelheid en ook AV1-decode wordt hardwarematig versneld.

Drivers en software

De drivers voor alle varianten van Xe-graphics worden verbeterd en Intel heeft een nieuwe DX11-driver gebouwd. Dat klinkt onlogisch, maar de redenatie is dat de install-base en gebruik van DX11 nog altijd groter is dan van andere api's. Bovendien was er veel te winnen, omdat het anders dan DX12 en Vulkan een highlevel-api is. Nieuw is een techniek die Intel GPU Profile-Guided Optimization noemt. Afhankelijk van de shader-execution, dus hoe efficiënt de hardware benut wordt, kan de driver de aansturing van de gpu op compile-niveau constant aanpassen aan de workload en het beschikbare powerbudget.

Ook op het gebied van shading worden continu aanpassingen doorgevoerd, met intelligent shading waarbij sommige gebieden van het gerenderde beeld grovere shading krijgen dan andere die meer detail vereisen. Dat leidt uiteraard tot hogere prestaties. Om die prestaties nog verder te optimaliseren, kun je ervoor kiezen geen handmatige driver-updates meer uit te voeren, maar ze automatisch en on-the-fly binnen te laten komen. Met Instant Game Tuning worden zonder driver-updates optimalisaties voor specifieke games naar de driver gepushed. Via dat systeem worden ook settings voor game sharpening gedeeld, dat voor mooiere beelden moet zorgen.

Packaging: op weg naar 3d-chips

We haalden het al diverse keren aan: de voormalige standaardaanpak van Intels monolitische chips, denk aan Xeons met een mesh van 28 cores, schaalt niet meer. Een nieuwe manier om chips te ontwikkelen en diverse onderdelen bij elkaar te brengen is dus nodig, en daarom wil Intel zijn emib- en Foveros-technieken breed gaan inzetten.

Emib, of embedded die interconnect bridge, is een techniek die al lange tijd in ontwikkeling is en zelfs is toegepast. Een testvehikel in de vorm van de Kaby Lake G-processors uit 2018 moest demonstreren dat heterogene chips via emib verbonden kunnen worden: die processors hebben Intel cpu-cores en een AMD Vega-gpu aan boord, verbonden met emib. De redenering achter emib, in tegenstelling tot silicon interposers, is dat het goedkoper en flexibeler zou zijn. Vooralsnog gebruikt ook AMD nog geen silicium interposers voor zijn Zen-chiplets, maar een substraat dat ondanks zijn complexiteit nog goedkoper dan interposers is.

Ook Foveros is inmiddels gepromoveerd en verwerkt in een product: Lakefield maakt van Foveros gebruik om een chip met Atom-cores te combineren met een chip met Intel-Cores. Ook Foveros kan dus worden gebruikt om, getuige Lakefield, heterogene chips van verschillende fabrikanten en op verschillende nodes te combineren. Daarmee is Intel afgestapt van het paradigma dat alle producten op dezelfde node moeten worden gemaakt, en het trekt de ontwerpfilosofie meer richting AMD - met zijn chiplets die op diverse procedés worden gefabriceerd. Zo kan een geoptimaliseerde mix chiplets voor elke toepassing worden gecombineerd en kunnen producten veel sneller worden vernieuwd en een breder portfolio worden geboden.

Vergeleken met een standaard processorpackage, bijvoorbeeld een fcpga, is de verbindingsdichtheid van emib een stuk groter. Waar een fcbga typisch een onderlinge afstand van ongeveer 100 micrometer tussen verbindingsbolletjes of bumps heeft, is dat voor emib zo'n 55 micrometer, met verkleining naar 36 micrometer in zicht. Dat levert interconnect-dichtheden op van ongeveer 330 bumps per vierkante millimeter, of 772 bumps met die 36 micrometer-pitch. Voor een fcbga is dat 100 bumps per micrometer. Bovendien zijn de emic-verbindingen zuiniger: bij een fcbga kost het 1,7 picojoule per bit, bij emib is dat slechts 0,5pJ/bit. Bovendien is de i/-dichtheid in emib-interconnects veel hoger, omdat het silicium daarvan lithografisch geproduceerd wordt. Substraten voor flip-chips zijn veel minder i/o-dicht.

Om alle chiplets, zeker als die van verschillende fabrikanten komen, goed samen te laten werken, is de Advanced Interface Bus of aib, ontwikkeld. Die moet binnen chips analoog zijn aan wat pci-express of ddr voor moederborden is. De tweede versie die daar al voor gepland is, moet meer bandbreedte, lagere spanningen en zuiniger emib-verbonden chips opleveren dan met de huidige aib 1.0-implementatie mogelijk is. Om een brede adoptie niet in de weg te staan is aib royalty-vrij te gebruiken.

Intel Architecture Day 2020

Waar emib een 2,5d-integratietechniek is die dus het midden houdt tussen plat en 3d, moet Foveros echt de hoogte in. Microbumps moeten voor datacommunicatie tussen de chiplets zorgen, en ook voor een low-power-netwerk, terwijl tsv's de i/o naar buiten moeten brengen en voor de stroomvoorziening met meer vermogen moeten zorgen. De huidige Foveros-implementatie heeft een kleinere bump-pitch en dus grotere dichtheid dan emib met bumps van 50 tot 25 micrometer van elkaar, en een daaruit volgende dichtheid van 400 tot 1600 bumps per vierkante millimeter. Ook de benodigde energie per bit is met 0,15 picojoule aanzienlijk lager. In de toekomst wil Intel een Foveros-implementatie met een bump-pitch van minder dan 10 micrometer, een dichtheid van meer dan 10.000 verbindingen per vierkante millimeter, en minder dan 0,05 picojoule per verstuurde bit verstoken.

Naast die verbeterde Foveros-versie werkt Intel ook aan co-emib: een combinatie van emib en Foveros, zodat nog hogere dichtheden en flexibeler combinaties van chiplets kunnen worden gemaakt. Die co-emib-techniek zou vooral in datacentra toegepast gaan worden, waar fpga's met compute-cores, hbm-geheugen en asics kunnen worden gecombineerd. Een andere manier om de stapelflexibiliteit te vergroten is een techniek die Intel odi noemt: omni-directional interconnect. Daarmee hoeven chiplets niet dezelfde footprint te hebben en kunnen de relatief grote tsv's bijvoorbeeld naar de periferie, zodat ze minder ruimte op chips innemen en meer vermogen of meer bandbreedte kunnen leveren.

Meer xpu's en interconnects

We hebben het vooralsnog vooral gehad over de xpu-architecture, en dan de scalar- en vector-kant daarvan met cpu's en gpu's. Aan de matrix-kant, processors voor ai-berekeningen dus, worden rekenclusters steeds meer geïntegreerd in socs als Core-processors of Xeons. Maar ook dedicated AI-accelerators als Habana worden ontwikkeld. Om sneller en efficiënter te rekenen, heeft Intel recent BFloat16 geïntroduceerd, maar veel nieuws is er niet te melden.

Spatial: fpga's

Spatial xpu's, de fancy naam voor fpga's, beslaan onder meer de Arria- en Stratix-fpga's van het voormalig Altera. Daarin gaat Intel steeds meer richting de eerder genoemde blokkendoos-structuur waar we zo direct nog naar kijken. Waar Arria namelijk nog een monolitisch product is, heeft opvolger Stratix een chiplet-ontwerp met een monolitisch fpga-blok waar naar behoefte controllers als pci-e-controllers of transceivers aan kunnen worden gekoppeld. Daar wordt bij Stratix en Agilex Intels emib-technologie voor gebruikt, maar voor de nog niet aangekondigde volgende generatie zou daar een Foveros-implementatie voor worden ingezet, zodat chiplets net als bij Lakefield kunnen worden gestapeld. Het voordeel van dergelijke blokkendozen, of dat nu via emib of Foveros wordt gerealiseerd, is dat fpga's nog flexibeler worden omdat interconnects, geheugen en andere componenten naar behoefte aan fpga's kunnen worden geplakt.

Interconnects

Onder interconnects wordt alles verstaan, van optische verbindingen met kilometers kabel tot de interne stroom- en datalijnen binnen een chip en tussen chips. Ook de recent aangekondigde Thunderbolt 4-standaard en Intels ondersteuning voor wifi-6 vallen daaronder. Een van de plannen voor communicatie binnen datacentra is om de silicon photonics die nu nog op aparte kaarten in een server of switch zitten, te integreren in socs, zodat programmeerbare netwerkchips ontstaan die een bandbreedte tot 400GB/s kunnen halen. De roep om optische interconnects neemt toe naarmate de datahoeveelheid groeit: optische interconnects zouden tot zes keer sneller zijn dan de volgende pci-e-standaard versie 6, maar slechts de helft van de energie vergen.

Via de eerder genoemde emib-technologie zouden silicon photonics-chiplets gecombineerd kunnen worden met een willekeurige xpu. Zo wordt ook het lastige probleem van procesintegratie omzeild.

Tot slot: de rest

We hebben het nog weinig over software gehad, los van de plannen met de drivers en software voor Xe-graphics. Toch zijn er zo'n vijftienduizend software-architecten werkzaam bij Intel, en het vormt een integraal onderdeel van Intels transformatie. Om het belang van software te illustreren, stelt Intel dat software-optimalisaties verantwoordelijk zijn voor prestatieverbeteringen van ten minste een ordegrootte. Ook speelt software een cruciale rol om de verschillen tussen uiteenlopende architecturen en technieken binnen een heterogene chip te overbruggen. Dat er zeker in relatief nieuwe velden veel winst met software-optimalisaties te halen valt, illustreert de claim dat de ai-prestaties op processors zouden zijn verbeterd met een factor 275, dankzij het wegoptimaliseren van latency en verbeterde trainingsmodellen. Het oneAPI-initaitief verdient nog een vermelding, want daarmee krijgen ontwikkelaars een compleet framework om hun hele workflow van compilen, testen en converteren van bestaande code mee uit te voeren. Via een DevCloud-omgeving kan via oneAPI zelfs nog niet-uitgebrachte hardware worden getest. Zo kun je alvast met DG1-graphics, met Xe-lp aan boord, spelen en ervoor ontwikkelen zonder de hardware te kopen. Meer concrete voorbeelden zijn echter moeilijk te geven, getuige Intels aankondiging dat het samen met 'een grote fastfoodketen' aan door ai gepersonaliseerde hamburgersuggesties werkt.

Op het gebied van veiligheid heeft Intel, los van de perikelen van het verleden, ook genoeg uitdagingen. Nu we van cloudcomputing steeds meer richting edge-computing gaan, is het lastiger data-integriteit te waarborgen. Data worden immers versnipperd verwerkt, en dat geeft extra vectoren voor aanvallen, aangezien de fysieke beveiliging van een datacentrum bij meer distributed systemen niet haalbaar is. Concreet werkt Intel aan de implementatie van complete memory-encryptie in zijn komende producten, en alle toekomstige producten moeten ook hardwarematige security-engines krijgen. Tegen shadow attacks wordt Control-flow Enforcement Technology, kortweg cet, ingezet. Dat moet voorkomen dat valide stukjes losse data aan elkaar gepeuterd kunnen worden om te worden misbruikt.

Geheugen

We hebben het ook nog niet over geheugen gehad, en ook daarmee is Intel uiteraard actief. Zo wordt eind dit jaar nand met 144 lagen in productie genomen voor ssd's, en ook Optane krijgt een update naar vier lagen. Bovendien gaat Intel Optane-drives uitbrengen met pci-e gen4-ondersteuning, zodat de prestaties worden verdubbeld. Via Optane Persistent Memory-modules worden data via direct load store-calls beschikbaar en ook bit-accessable geheugen wordt daarmee ondersteund. De tweede generatie Optane Persistent Memory, met codenaam Barlow Pass, is zojuist geïntroduceerd en levert 25 procent meer geheugenbandbreedte dan de eerste generatie, Apache Pass. Intel werkt ten slotte aan Rambo cache, dat een extra laag vormt tussen het dram en compute cache als L3-cache. Daarmee staat het dus een stapje dichter bij de processor dan bijvoorbeeld de dram-packages van Iris Pro-graphics.

Tot slot nog een 'honorable mention' voor Intel Labs, waar veel technieken van de toekomst worden ontwikkeld, zoals in het verleden Thunderbolt, silicon photonics en virtualisatietechnieken. Vroeger liet die afdeling altijd tijdens IDF zien waar men aan werkte, en ook werden eigen evenementen gehouden. Dat is al enige tijd niet meer het geval, maar de labjongens zitten niet stil en een van de highlights die werden getoond was de ontwikkeling van neuromorfische chips. Zoals bekend is het menselijk brein bizar energiezuinig, met een geschat vermogen van zo'n 20W en een enorme parallelle rekenkracht. Met neuromorfische chips wordt de manier waarop neuronen werken geëmuleerd. Door succesvolle verbindingen te versterken en onsuccesvolle verbindingen geen energie te geven, kunnen energetisch hoogrendabele rekenresultaten worden geleverd. Dergelijke chips kunnen in onder meer image-classification en lokale verwerking van sensordata worden gebruikt.

Kortom, Intel timmert nog volop aan de weg, ondanks enkele tegenvallers in het verleden met de scaling-perikelen als bekendste en meest zichtbare voorbeeld. Met de technieken die het heeft getoond tijdens Architecture Day 2020 wil het bedrijf op weg naar chipproductie met een hoge mate van personalisatie en snelle iteratie. Zo moet het met heterogene chiplets van eigen fabrikaat en van derden mogelijk worden met standaardbouwstenen een groot aantal producten te maken die zijn toegespitst op de wens van de klant. Bovendien moet door het loslaten van de Tik-Tok-cadans de ontwikkeltijd van nieuwe producten worden verkort van drie tot vier jaar naar slechts één jaar, waarbij ip-blokken naar wens kunnen worden hergebruikt. We kunnen alleen maar hopen dat Intel weer op het juiste pad is met zijn plannen voor het komend decennium: wij als consument zijn immers de grote winnaar bij gezonde concurrentie tussen fabrikanten.