Zelf lees ik dit bericht vooral als een onderstreping van het belang dat AMD hecht aan de integratie van HBM geheugen in haar APU. De eerste hint die ik daarover las (er zijn er vast veel meer) was in een artikel van
extremetech (6 mei). Een quote hieruit:
The most interesting statement in AMD’s server presentation is the “Disruptive Memory Bandwidth” and “Transformational Memory Architecture” claims. We’ve seen rumors before that AMD might integrate HBM into APUs. If the company were to do this, it might make the most sense to integrate it into servers first. While HBM has been discussed as a game-changer for integrated graphics — and it truly could change the rules of the game in that segment — it’s important to stair-step new technologies into markets that can afford the additional cost.
Offering HBM on a server chip would give AMD access to a nearly on-die cache that would offer vastly improved bandwidth compared with traditional DRAM. AMD likely can’t afford to take Intel’s route of building a 128MB L4 cache on die, but an HBM memory segment (backed by a conventional DDR4 main memory) could be a potent alternative.
Dit klonk al leuk, en misschien wat realistischer als we denken aan de thermische huishouding. Als je doorklikt in de WCCFTech link, en naar de official roadmap op regel 2 gaat, dan is die misschien nog explicieter over de cruciale rol van dat HBM:
By 2017 AMD plans to introduce what it described as a High Performance Computing APU or HPC for short. This APU will carry a sizable TDP between 200 and 300 watts. This sort of APU, AMD expects, will excel in HPC applications. Similarly powerful APUs were not attempted up to this point because they were simply not viable due to the amount of memory bandwidth required to keep such a powerful APU fed. Thankfully however stacked HBM ( High Bandwidth Memory ) will make such designs not only possible but extremely effective as well. As the second generation of HBM is 9 times faster than GDDR5 memory and a whopping 128 times faster than DDR3 memory.
Maar de informatie in dit topic
lijkt ronduit stoutmoedig. 8 stacks 3D DRAM, het dubbele aantal van de 4x1GB stack in de huidige Fury x kaarten. Laten we eens aannemen dat dit een plannetje is voor 2017. Bij de berekening van de grootte van het HBM geheugen van wccftech raak ik een beetje op het verkeerde been. Er wordt gesproken over 4 Hi-stacks, dan zeggen ze dat HBM2 8Gb per
die toelaat, en dit zou 4GB per stack zijn

, zal wel een bit/Byte bandbreedte/opslag verschil zijn. Met de totale 8x4GB heeft iedere core een modaal cache geheugen van 1GB, geheel in de geest van Extremetech, waarbij we dan aannemen dat de CPU cores en de GPU cores dit cache nog delen ook. Zoek ik meer info over de te verwachten groei van opslagcapaciteit dan loop ik vooral tegen die Gb bandbreedte maatstaf aan. Ik kan niets vinden over de te verwachten groei in opslagcapaciteit. Een oplossing met nog grotere stacks HBM zal het gewone DDR geheugen naar de achtergrond gaan. Warmte zal voorlopig nog wel een grote spelbreker zijn.
[Reactie gewijzigd door teacup op 31 juli 2024 09:53]