Intels Montecito wordt nog groter dan verwacht

Bij ExtremeTech is nieuwe informatie te vinden over de Montecito, Intels dual-core opvolger van de Itanium. Het is duidelijk dat de processor voorlopig niet zijn intrede zal doen in consumentenomgevingen, aangezien er maar liefst achttien megabyte L3-cache op de die zal worden aangebracht. Verder werd bekend dat de Montecito, die in 2005 beschikbaar moet komen, gebruik zal maken van aparte caches voor beide cores. Eerder verwachtten veel mensen dat Intel zou kiezen voor een gedeelde cache, maar de complexiteit die dat oplevert bij het ontwerpen van de processor is dermate groot, dat het bedrijf besloot te kiezen voor de makkelijkere variant met aparte caches.

Intel maakte ook bekend dat de opvolger van de Itanium 2, de dit jaar nog te verschijnen Madison, zal beschikken over naar keuze drie, vier of zes megabyte L3-cache. Later zal de Madison 9M verschijnen met 9MB cache. Beide processoren zullen met 130-nanometertechnieken worden gefabriceerd, in tegenstelling tot de Montecito die onderdelen van 90 nanometer zal gebruiken. Vermoedelijk zal de die-omvang van de Montecito daarom niet veel groter zijn dan die van de Madison 9M - deze laatste processor zal overigens al uit meer dan vijfhonderd miljoen transistoren bestaan. Ter vergelijking: IBM's Power4 gebruikt 174 miljoen transistoren.

Reacties (19)

[Varienaja]

Met zo vreselijk veel transistoren voor alleen de cache vraag ik me af, of het niet tijd wordt om SRAM te gebruiken voor het RAM-geheugen ipv DRAM.

SRAM is misschien 3x zo duur, maar met de immer dalende prijzen (en de ongetwijfeld *hoge* prijs van de Montecito) in het achterhoofd zal 't al met al wel meevallen, en dit geeft mijns inziens een veel elegantere oplossing. (Snel RAM en minder veel (dure) cache).

[Luxx]

Het hele idee achter een level3 cache is toch sowieso al een soort van extra tussenlaag tussen de L2 cache en het DRAM.

Jij wilt het volledige DRAM vervangen door sneller SRAM, dat is zoals je zelf al zegt erg duur en SRAM zal nooit zo snel zijn als L3 cache..
Het verschil (in formaat) tussen "slechts 9 MB" level3 cache en >1 GB DRAM is nog altijd erg groot Wat Intel nu doet is het maken van een extra tussenlevel dat wel (een deel van de) hogere preformance haalt, maar niet de kosten van Gigabytes SRAM. (een beetje een server heeft Gigabytes DRAM). Kortom, prima oplossing!

[Munters]

Een beetje cache haalt al >95% efficiency, dus reken maar uit wat het qua performance scheelt.

En gezien SRAM meestal met 6 transistoren opgebouwd wordt, zal (bij voldoende massaproduktie) de prijs dus ongeveer 6 keer zo hoog zijn?

Daarbij komt nog dat extern SRAM niet de performance van on-die SRAM kan halen. De lijnen zijn domweg te lang.

Kortom: de cache weglaten en het DRAM door SRAM vervangen is heel duur en zal per saldo wellicht nog minder performance opleveren...

[scsirob]

Je krijgt dan het probleem van transmissie tussen RAM en processor. Op de chip is een cache wat op core snelheid loopt nog net te doen. Om 3GHz+ over het moederbord te laten lopen zorgt voor enorm dure mobo's en veel interferentie.

[Verwijderd]

gebruik zal maken van aparte caches voor beide cores. Eerder verwachtten veel mensen dat Intel zou kiezen voor een gedeelde cache, maar de complexiteit die dat oplevert bij het ontwerpen van de processor is dermate groot, dat het bedrijf besloot te kiezen voor de makkelijkere variant met aparte caches.

Dit is ook het beste, sinds de gedeelde geheugenbus bij een dual processor intel mobo toch voor te veel oponthoud zorgt kunnen er vergelijkbare dingen voorkomen bij de cache.

[Luxx]

Dit is ook het beste, sinds de gedeelde geheugenbus bij een dual processor intel mobo toch voor te veel oponthoud zorgt kunnen er vergelijkbare dingen voorkomen bij de cache.

Gedeeld geheugen heeft wel als voordeel dat er nooit dingen 2x in het geheugen kunnen staan. Ook kan het niet voorkomen dat een van de 2 geheugens verouderde informatie bevat (omdat de andere core/geheugen het al geupdate heeft). Indien geheugen vaak gebruikt wordt kan de cache van de 1e core vaak hergebruikt worden door de 2e core.

Er zijn dus ook vele voordelen van gedeeld geheugen, en jij noemt ook een (van de vele) nadelen. Ik denk niet dat bij Intel de bandbreedte van de cache echt bepalend is geweest bij deze ontwerp keuze.

Toen Intel een voor single-processor ontworpen geheugenbus is gaan toepassen in een dual-processor opstelling, bleek de bandbreedte te klein. Maar dat heeft enkel met Intels invulling te maken, een gedeelde geheugenbus kan, indien goed ontworpen, ook steeds voldoende breed zijn voor 2 processoren.

[T.T.]

Hier staat nog wat meer informatie over Intels CPU's inclusief plaatjes.

Vertaalbaar met http://babelfish.altavista.com natuurlijk.

[feej]

ik snap niet waarom ze zoveel modellen met verschillende cache grotes uitbrengen

[Verwijderd]

De hoeveelheid cache scheelt nog al wat in de prijs. Zo kunnen meer mensen die dingen kopen, omdat niet iedereen 9MB nodig heeft.

[Verwijderd]

Ik denk dat ik het antwoord vind op die vraag...

Cache bestaat uit massa's transistors en de wet van Moore zegt dat om de 18 maanden de transistors moeten verdubbelen. Dus Intel moet ervoor zorgen dat de transistors verdubbelt worden, cache is zo'n transistorvreter en lekker veel cache bijbakken om aan de wet te voldoen...
[edit]
Ik dacht dat je vroeg "waarom zoveel cache?". ff de correct antwoord posten op de vraag.

Meer cache betekent meer transistors en een grotere die-size, dus de yields dalen. Yields is de percentage van de geproduceerde chips die werken. Eenvoudig berekening, als je een wafer hebt van 100cm² en er zijn 10 beschadigingen op zo'n wafer. Als je 20 grote chips kan produceren met dat wafer, dan zal er 10 kapot zijn, dus 50% yields. Als je 50 kleine chips kan produceren met dat wafer, dan zal er 10 kapot zijn, maar 80% werkt nog, dus 80% yields. Kleinere chips hebben betere yields en dat betekent dat het gemakkelijker te produceren is en goedkoper.

En hoe meer cache hoe duurder de cpu wordt en niet iedereen heeft 9MB nodig...

[Adion]

Je uitleg klopt wel, maar de wet van Moore is geen wet die verplicht moet nageleeft worden, het is meer een wet die beschrijft hoe snel (volgens Moore) de technologie vordert in aantal transistors.

Het is ongeveer hetzelfde als zeggen dat wij op de grond vallen, omdat we anders de wet van de zwaartekracht zouden overtreden.

[TD-er]

Ik vraag me af in hoeverre zo extreem veel cache nog positief bijdraagt aan de performance.
Ik vraag me dus ook af of het de lagere yields wel verantwoorden kan.

[Verwijderd]

ZOveel is 9 MB nou ook weer niet... helemaal voor in servers is veel cache erg belangrijk. Ter vergelijking: de Sun UltraSparc III chip heeft ook al tijden lang 8 MB cache on die.

EDIT: dat is dus de machine waar ik dit nu op typ .

[Verwijderd]

Pff, wat een verspilling van rekenkracht.

[Loft]

ZOveel is 9 MB nou ook weer niet... helemaal voor in servers is veel cache erg belangrijk. Ter vergelijking: de Sun UltraSparc III chip heeft ook al tijden lang 8 MB cache on die.

EDIT: dat is dus de machine waar ik dit nu op typ

En daar heb je 9 MB nou net niet voor nodig

[Munters]

ZOveel is 9 MB nou ook weer niet...
dat is dus de machine waar ik dit nu op typ

En dan kan er geen simpel progje vanaf die eenvoudige typo's verbetert?

[Splash]

Aha, dat plaatje maakt veel duidelijk

[icecreamfarmer]

een beetje oftopic maar waarom dat plaatje
ik denk niet dat er veel mensen zijn die chinees/japans kunnen lezen

[sonix666]

Het aantal transistoren van Power 4 tov. Itanium Madison is misleidend. Intel heeft de L3 cache on die, terwijl de Power 4 een off die L3 cache heeft van 32 MB die gedeeld wordt door de 4 processoren in 1 cartridge.