Tijdens het MicroProcessor Forum deed Intel's John Crawford uit de doeken hoe de processorgigant een viertal Itanium 2 cores zou kunnen combineren, die gezamenlijk een twaalf tot zestien megabyte groot cache-geheugen delen, daarbij een processor creeërend die uit meer dan een miljard transistors bestaat. Wat betreft die-size en productietechniek zou het geen enkel probleem zijn dit ten uitvoer te brengen, volgens Crawford, en zou dit een te verwachten ontwikkeling zijn. Er werd niet gezegd dat er concrete plannen waren voor een dergelijke processor, maar Intel zou in staat zijn het ontwerp uit te werken en vervolgens het fysieke product te realiseren op een 0,065 micron procédé in 2007.
De cores zouden via vertakte verbindingen van elkaar kunnen profiteren. De vertakkingen en de grote hoeveelheid gedeelde cache zouden de snelheid van het geheel ten goede komen. Ook het energieverbruik zou gunstiger worden door de grote hoeveelheid cache ten opzichte van de vier cores, waarbij de verdeling over vier rondom gerangschikte cores tegelijkertijd zorgt voor een betere spreiding van de gebruikte energie in de processor. Verder noemde Crawford energieverbruik, ontwerpcomplexiteit, en testen en debuggen de drie grootste uitdagingen op het terrein van microprocessordesign. Daarnaast werden er nog een aantal andere technologiën besproken die Intel aan het ontwikkelen is:
To boost the performance of the individual processor cores, Intel is looking at ways to extend its so-called Hyperthreading technology by enabling several speculative threads for a single computation.
Other technologies Intel is developing would improve the performance of managed run-time environments like Java and .Net; incorporate more hardware features to deter hacking; and slow down certain paths in a processor design with too much "slack" in order to contain chip size and power consumption, Crawford said.