IBM heeft z'n Power4 processor en de daaraan hangende architectuur op het Microprocessor Forum gepresenteerd. IBM gaat heel erg duidelijk op de brute toer (en dan bedoel ik niet zomaar 'bruut', maar 'wreed bruut'): wat denk je van een 170 miljoen transistors tellende dual-core CPU met tri-level cache architectuur, een L2 cache bandwidth van 100GB/s en kloksnelheden van boven de 1GHz? *kwijl*
Bandwidth is clearly all in IBM's eyes, and Kahle reeled off a stack of statistics such as the die-L3 line has a data throughput rate of over 40GBps, while the core-L2 line can handle over 100GBps. Each Power4 contains a chip-to-chip communications module to enhance multi-processing systems, and these modules operate at over 35GBps.The point here is that the chip and its architecture have been designed from the ground up with server roles in mind -- as Power development head Charles Moore said when he introduced the chip at last year's Microprocessor Forum -- and servers are primarily about moving information from one place to another and that, in turn is primarily about bandwidth, especially in Internet roles where usage tends to fluctuate rapidly, with frequent high bandwidth demand peaks followed by periods of relatively low usage.
As Kahle put it: "Our design philosophy has been to get the right data to the right place at the right time."
Hmm, dat is me wel duidelijk ja 
. Dit is overduidelijk geen huis-tuin-en-internet CPU'tje die je in iMac-achtige doosjes aan zult treffen... Check The Register voor het complete verhaaltje.
