AMD en IBM hebben enkele details onthuld over hun aankomende 65nm-procédé voor de fabricatie van chips. Het 65nm-proces zal gebruik maken van een tweede generatie strained silicium om de schakelsnelheid van transistors met ongeveer 24% te verhogen. Deze nieuwe generatie maakt gebruik van een drietal technieken, embedded silicium germanium, Stress Memorization Technology en Dual Stress Liner. Om lekstromen tussen transistors te verkleinen, zal AMD ook op de 65nm-node gebruikmaken van Silicon-On-Insulator-wafers. Daarnaast zal het proces gebruikmaken van low-k-isolators om verbindingen op de chip van elkaar te isoleren, wat overspraak tussen signalen moet verminderen.
Om strained silicium te maken, wordt er onder hoge temperatuur eerst een laag siliciumnitride over de wafer aangebracht. Als de wafer hierna afkoelt, wordt het onderliggende silicium uitgerekt, daar de siliciumatomen zich met het siliciumnitride verbinden en dit materiaal minder krimpt dan silicium. Deze laag wordt hierna van de wafer afgeëtst. De afzonderlijke siliciumatomen 'herinneren' hun positie echter en het effect van het oprekken blijft dus behouden. N-type-transistors kunnen hierdoor sneller schakelen. P-type-transistors gaan echter langzamer schakelen. Deze techniek wordt ook door Intel gebruikt om N-type-transistors sneller te laten schakelen. AMD en IBM gebruikten deze echter nog niet, daar het erg moeilijk is om deze techniek op een bestaand proces toe te passen.
Om de P-type-transistors sneller te laten schakelen moet het silicium niet worden opgerekt, maar worden ingedrukt. De atomen moet dus dichter op elkaar komen te zitten. Dit wordt bereikt door naast een P-type-transistor een gleuf gevuld met siliciumgermanium aan te brengen, die de P-type-transistor samendrukt. Dit proces heeft AMD en IBM embedded silicium germanium genoemd. Ook deze techniek wordt door Intel gebruikt voor de fabricatie van strained silicium. AMD en IBM gebruikten deze techniek nog niet omdat deze te kostbaar was om toe te passen op bestaande processen.
Wie echter denkt dat het silicium hiermee genoeg is opgerekt en ingedrukt heeft het echter mis. AMD en IBM gebruiken hierna namelijk ook nog een technologie die Dual Stress Liner heet. Het voordeel van deze technologie is, dat deze makkelijk met reeds beschikbare productieprocessen gebruikt kan worden. Het is dan ook niet verwonderlijk dat deze technologie met de komst van de Athlon 64 met de Venice-core op de 90nm-node door AMD al werd gebruikt. De technologie bestaat uit het aanbrengen van een siliciumnitridelaag over de chip die een dichtere structuur heeft dan silicium. Op de plekken waar N-type-transistors zitten, wordt de siliciumnitride weg geëtst, waardoor alleen de P-type-transistors krimpen. Hierna wordt het geheel nog eens herhaald met een siliciumnitridelaag die een minder dichte structuur heeft dan het silicium. Deze laag wordt echter op de plekken van P-type-transistors weg geëtst, waardoor het silicium met N-type-transistors uitzet.
Het lijkt er dus op dat AMD en IBM voor hun 65nm-proces hebben gekozen voor drie bewezen technieken, Silicon-On-Insulator, low-k-isolators en Dual Stress Liner. Daarnaast hebben ze hun Dual Stress Liner-proces weten te combineren met de manier waarop Intel ook strained silicium maakt. In hoeverre dit genoeg is om te kunnen concurreren met Intels innovaties zoals de 'quantum well' transistor en het gebruik van een high-k-diëlectricum als isolator voor de gate zal de toekomst moeten uitwijzen. Hiervoor zullen we wel moeten wachten tot de tweede helft van 2006 als AMD de eerste 65nm-processors zal introduceren.