Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Intel verruilt ringbus voor mesh-netwerk in grote processors

Intel stapt af van zijn ringbus-architectuur voor zijn aankomende server- en hedt-processors. De ringbus zou niet meer toereikend zijn voor het alsmaar toenemende aantal cores. In plaats daarvan gaat een mesh-netwerk de communicatie tussen de cores verzorgen.

Omdat het aantal cores in processors steeds toeneemt, acht Intel de ringbus-architectuur die cores met L3-cache verbindt niet meer toereikend. Om makkelijker te schalen met core-aantallen en om de latencies tussen de verschillende cores en caches te verminderen, heeft Intel een mesh-topologie ontwikkeld voor zijn komende grote serverprocessors en voor de Skylake-X-processors voor X299-hedt-moederborden. Met de nieuwe structuur beschikken de cores ook over meer bandbreedte, meldt Hardware.info.

De introductie van de ringbus-architectuur bij Nehalem-EX-serverprocessors was bedoeld om het aantal draden, oftewel metalen interconnects, te reduceren. Dergelijke draden namen te veel ruimte in en de ringbus zou de metaallaag vereenvoudigen en latencies verlagen. De schaalbaarheid bleek ontoereikend, want bij de laatste generaties Xeons moesten twee ringbussen aan elkaar geknoopt worden om alle cores te kunnen verbinden, met meer latency tot gevolg.

Met het mesh-netwerk wordt elke core met zijn eigen L3-cache op een netwerk van interconnects aangesloten. Dat netwerk sluit ook op de geheugencontrollers en overige onderdelen als pci-e-controllers en socket-interlinks aan. Elk knooppunt zou een kloktik latency opleveren, zodat in een grid van 4x5 cores de latency dus nooit meer dan negen tikken zou bedragen.

Het mesh-netwerk wordt als eerst geïmplementeerd in de Skylake-X-processors, waarvan de eerste modellen eind deze maand verschijnen. Voor reguliere serverprocessors zal het netwerk in de Xeon Scalable Family-processors worden gebruikt. Dat scalable duidt aan dat het aantal cores in producten makkelijk gevarieerd kan worden, de Skylake-EP-serie zou van Broadwell-EP's 24 cores naar 28 cores groeien. De mesh-topologie, die ook in Knights Landing gebruikt wordt, zou getuige die chips schalen tot ten minste 72 cores. De aankomende Core i9-7980XE met een in dit licht bescheiden achttien cores, heeft een 4x5-topologie van zijn cores, zoals uit een die-shot is op te maken.

Die-shot van Intel Core i9-7980XE-processor

Door

Redacteur componenten

81 Linkedin Google+

Reacties (81)

Wijzig sortering
Een heel erg interessante zet van Intel! Behalve dan dat ze het al in de Knights Landing Xeon Phi's gebruikten, hebben ze eerder (zo'n 8 jaar geleden inmiddels) in het Intel SCC project ook geexperimenteerd met een dergelijk mesh-netwerk, en alweer 10 jaar geleden in de Teraflops research chip wat zover mij bekend is hun eerste design was met zo'n dergelijk mesh netwerk. Aangezien ik indertijd met een van die SCC research chips gewerkt had vond ik het al erg leuk om deze techniek terug te zien in Knights Landing, maar dat het nu terug komt in de mainline Skylake-X en Xeons, is een hele goeie move. De bandbreedte en schaalbaarheid van dat netwerk was toen al enorm indrukwekkend, en dat zal waarschijnlijk na een paar jaar doorontwikkeling nog beter zijn geworden.

Dit betekent ook dat er door X/Y routing veel kortere paden (hops) zijn tussen twee arbitraire cores, in plaats van dat ze over een of meerdere ringen moeten lopen om elkaar te kunnen bereiken. Dit zal ook qua schaalbaarheid een groot voordeel zijn ten opzichte van AMD's Threadripper/EPYC designs omdat die uit meerdere chip modules bestaan, wat een veel hogere latency zal hebben tussen twee cores in verschillende modules (off-chip communicatie is enorm veel trager dan wanneer je on-chip kan blijven).
het is niet zo zeer "interessant" maar dat ze ineens ze hete adem van AMD in hun nek voelen en sinds de presentatie van ryzen het spoor compleet bijster zijn en dus hele rare sprongen maken die totaal niet in hun roadmaps stonden zoals de "totaal onverwachte" komst van de i9 en snel vage specs uitbrachten zoals de 18 core modellen en het compleet idiote X299 platform met een bizarre CPU lineup en kuntmatige limitaties (zoals dik moeten betalen voor raid 5) die AMD allemaal niet heeft

intel is momenteel een beetje het gewonde dier die hele rare sprongen doet om van de tijger af te komen...

[Reactie gewijzigd door flippy.nl op 16 juni 2017 13:20]

het is niet zo zeer "interessant" maar dat ze ineens ze hete adem van AMD in hun nek voelen en sinds de presentatie van ryzen het spoor compleet bijster zijn en dus hele rare sprongen maken die totaal niet in hun roadmaps stonden zoals de "totaal onverwachte" komst van de i9 en snel vage specs uitbrachten zoals de 18 core modellen en het compleet idiote X299 platform met een bizarre CPU lineup en kuntmatige limitaties (zoals dik moeten betalen voor raid 5) die AMD allemaal niet heeft
Nee... nee... nee!

Ik blijf me verbazen over de reacties van mensen hier op Tweakers bij elke aankondiging van Intel roepen dat dit een reactie zal zijn op AMD's Ryzen/Threadripper/EPYC. Zo simpel gaat het helaas echt niet in de chipontwikkeling. De ontwikkeling van een dergelijke processor neemt jaren in beslag, en dat kan je niet even in een paar maanden honderd procent van koers laten veranderen, vlak voordat je het als product gaat uitbrengen. Zoals ik al aangaf met de voorbeelden van voorlopende projecten zijn ze hier al erg lang mee bezig geweest bij Intel, en eigenlijk is het helemaal niet vreemd dat ze dit ook op hun Xeons zijn gaan toepassen omdat zo'n ring gewoon niet genoeg schaalt voor zulke grote processors. Je zag dat ook in hun Xeon Phi lijn; de eerste generatie had ook een ringbus, maar de tweede generatie had ook een dergelijk mesh netwerk. Je kan met redelijke zekerheid zeggen dat Intel al minstens 5 jaar bezig was te plannen deze technologie in de grote Skylake Xeons te gaan toepassen.

Zoals ik hier onder ook al in een reactie schreef; het is simpelweg technisch bijna onmogelijk en veels te riskant om een design dermate om te gooien. Je moet je realiseren dat het basis chip ontwerp voor Skylake-X en Skylake Xeons al bijna 2 jaar af was, net zoals we onlangs hoorden dat de tape in van Ice Lake nu al klaar is. Nadat het ontwerp klaar is zal het eerst nog een paar maanden duren voordat je je eerste prototypes uit de fab kan laten rollen, en dan moet je nog een erg lang en intensief test traject in. Je kan echt niet zulke grote verandering last-minute doen bij het ontwikkelen van een dergelijke grote en dure chip.

Wat ik best geloof is dat bepaalde aspecten van het Skylake-X platform een reactie zijn op AMD. Intel heeft namelijk wel de flexibiliteit om te bepalen hoe ze bepaalde chip ontwerpen in de markt gaan zetten; als Skylake Xeon of Skylake-X bijvoorbeeld. Verder is het afwachten hoe goed te chips uit de fab terugkomen en op welke frequenties ze goed lopen binnen de vastgestelde TPD voor een specifiek platform (o.a. het bekende binning verhaal).
sorry, maar dat gaat er bij mij en een heleboel anderen die veel meer kennis van zaken hebben gewoon niet in.

intel heeft meer als een decennia op 4 cores voor de consument blijven zitten. uiteindelijk is er een "super-duper-extreme-omg" versie met welgeteld 6 cores gemaakt voor de consument. de xeon lijn zat al rustig in de scalablity met hun cores (10+ cores geen probleem) en er is 0 reden voor om dat niet in hun consumenten/workstations te laten doordruppelen.
in hun roadmaps van de afgelopen jaren staat NERGENS verwijzingen voor 6+ cores voor consumenten en echt enkele dagen na de introductie van ryzen komt intel ineens op de proppen met eigenlijk gecastreeerde xeons voor de consument met 6+ cores. daarbij komt ook ineens out-of-the-blue een compleet nieuwe i9 lijn met ineens een veelvoud aantal cores dan ooit is aangekondigd voor consumenten.

ja, intel kan ineens wel snel werken. de cores zijn redelijk schaalbaar in hoeveelheid zoals je duidlelijk kan zien in de xeon lijn.

intel is heel rap het roer aan het omgooien en dat doen ze heel erg on-intel. je kan duidelijk zien aan zowel de haastig aangepaste roadmaps en extreem summiere specs van de i9 en nieuwe X serie dat intels management flink zit te zweten.
Wat een verhaal....

10 Core cpu's voor consumenten zijn er al een tijdje binnen de HEDT series, kijk eens bijv. naar de Broadwell-E series met de 6950X ( https://ark.intel.com/pro...-25M-Cache-up-to-3_50-GHz ), die is er bijv. al sinds Q2 2016, net als een 8 core en een 6 core versie in dezelfde 6900X serie. In 2014 was er al een 8 core voor consumenten (https://ark.intel.com/pro...-20M-Cache-up-to-3_50-GHz), en 6 cores zelfs al in 2010 ( https://ark.intel.com/pro...33-GHz-6_40-GTs-Intel-QPI )

Dat de 12,14,16 en 18 core i9 cpu's een reactie zijn op Threadripper zal uiteraard kloppen, maar vergis je niet, dat zijn geen cpu's die de laatste 3 maand na de Ryzen release even snel ontwikkeld zijn. Dat zijn gewoon Medium DIE Skylake Xeons met een paar zaken disabled (Big DIE Skylake Xeons gaan tot 28 cores uit mijn hoofd). Net als dat de Skylake-X i7 afgeleiden zijn van de small die Xeon Skylake CPU's (6,8 en 10 cores), die CPU's hebben ze al een paar jaar ontwikkeling, bijv een aanpassing als deze van Ring naar Mesh maar ook de L2 cache aanpassing van 256KB naar 1MB en het feit dat de L3 niet meer inclusive is zijn geen zaken die je zo maar even implementeert.

Daarnaast staat skylake-x (als platform) al meer dan een jaar op de Intel roadmaps voor Q2 2017. Geheel onverwacht is het dus zeker niet. De enige parts die enigzins onverwacht zijn, zijn de 14,16,18 core parts, de 12 core werd al wel rekening meegehouden omdat Intel iedere iteratie er 2 cores bovenop gooit de laatste jaren.

[Reactie gewijzigd door Dennism op 16 juni 2017 14:09]

HEDT (aka i7 en X99) is workstation gebied net als de 1000+ euro processors. de i3 en i5 zijn de echte consumentenchips en die zijn jarenlang blijven hangen en nu zelfs de budget ryzen meer cores bied dan intel kunnen ze het ineens wel. apart is alleen dat echt helemaal niemand van iets wist, zelfs de partners die het moeten weten. dat geeft duidelijk aan dat intel ineens de i9 en hogere corecounts voor de lagere cpus uit hun hoge hoed trekken en dit puur als directe reactie op AMD is.

[Reactie gewijzigd door flippy.nl op 16 juni 2017 14:12]

HEDT is Enthousiast en instap workstation inderdaad. Maar enthousiast valt gewoon onder het consumenten segment. Dat er voor consumenten ook i3/i5/i7 cpu's zijn in het mainstream segment (die onder consumenten uiteraard populairder zijn) doet daar niets aan af. Kijk bijv. naar al die X299 moederborden gepresenteerd op computex, die RGB enabled moederborden met Gaming in de naam zijn echt niet gericht op bedrijven voor workstations. Net als sommige Threadripper X399 moederborden trouwens. Bedrijven hoeven die kermis echt niet in kun workstations. Voorbeeld: https://www.msi.com/Mothe...ml#productFeature-section of http://www.gamersnexus.ne...readripper-board-computex of https://rog.asus.com/arti...r-ryzen-threadripper-cpu/ vooreen AMD Threadripper variant

Highend workstations van de grote OEMs zijn bijv. bijna allemaal Xeon en geen X99 / i7 combinatie.

Dat het een direct reactie op AMD is klopt natuurlijk, maar dat betekend niet dat die CPU's een haast klus zijn, die hebben ze namelijk gewoon al jaren in ontwikkeling als Xeons en bij wijze van spreke al klaarliggen. Het enige wat ze nu doen is er naast ze te verkopen als Xeons, ze ook te verkopen als i9 CPU's. Het enige dat de "haast klus" is, is dat ze vrij laat besloten hebben dit ook te gaan doen met de Medium DIE Xeon cpu's als reactie op Threadripper. Waar ze voorheen alleen de Small DIE Xeons relabelden als i7 voor het HEDT platform.

Maar het feit dat ze Xeon afgeleidde CPU's inzetten op het HEDT platform is niets nieuws. Dat doen ze als sinds de eerste Extreme edition, wat gewoon een gulftown Xeon afgeleide was.

[Reactie gewijzigd door Dennism op 16 juni 2017 14:30]

Weet jij waarom beide de tweakers en de hardware.info artikels de woord 'ringbus' gebruikt en niet gewoon 'QuickPath Interconnect' ? Mis ik iets?
Omdat een QuickPath Interconnect de netwerk verbinding tussen (Intel) processor chips zijn, en deze ringbus de netwerk verbinding is tussen de individuele cores op de processor chip zelf. Het zijn twee wezelijk verschillende dingen/netwerken.
Laat ik het nog een laatste maal proberen te verduidelijken en inhoudelijk reageren, al hebben anderen al hier inmiddels ook al op gereageerd met steekhoudende argumenten.

Het is gewoon uitgesloten dat het kiezen voor deze mesh netwerk implementatie in de grote Skylake Xeons/Skylake-X lijn iets te maken heeft met de recente aankondingen/releases van AMD Ryzen/TR/EPYC, aangezien dit al meer dan 10 jaar in ontwikkeling was. Ik denk dat er een bepaalde nuance is die je hier wellicht over het hoofd ziet; het verschil tussen het maken van een processor ontwerp, en hoe je deze uiteindelijk in de markt positioneert. De ontwerpen liggen al jaren lang vast; maar het positioneren in de markt (Xeon, HEDT of consument) kan je nog aanpassen tot het laatste moment, en kan afhangen van de huidige vraag, concurrentie positie, en ook de uiteindelijk productiekwaliteit. Zoals @Dennism in detail in zijn reacties hier al schetst; dit is duidelijk wat het geval is met Skylake-X, en ja, i9 zal inderdaad een reactie zijn op AMD. Ik geloof best dat dit een redelijk late beslissing geweest kan zijn en dus inderdaad moederbord makers voor problemen heeft gesteld.

Wat je ook ziet is dat Intel wellicht een media offensief is begonnen, wat @haarbal ook al aanhaalde; immers heeft AMD erg veel aandacht naar zich toe getrokken met zijn recente aankondingen en product releases, dus dit lijkt me een hele normale reactie. Daar zou ik echt niet zo veel paniekvoetbal achter zoeken; de processor architecturen waren al volop in ontwikkeling, en Intel zet nu bepaalde aspecten in de schijnwerpers om een beetje tegenwicht te bieden aan AMD's media geweld.

Wat betreft je opmerkingen over de consument/desktop markt; dat heeft te maken met vraag en aanbod, en inderdaad, ook de concurrentie positie. Een 8 core chip voor de consumentenmarkt is simpelweg veel duurder om te produceren, en minder cores volstaan. Dat dat voor Tweakers een ander verhaal is, dat is precies waar het HEDT platform voor bedoeld is. Verder gaat dit inmiddels wel heel erg off-topic aangezien we het hier over een nieuwsbericht hadden over een nieuw on-chip netwerk.

Dus kort samengevat: Ja, Skylake-X is wellicht deels een paniek reactie op AMD Threadripper, maar was al een design wat ze klaar hadden liggen. Nee, het on-chip mesh netwerk voor de Skylake Xeons heeft hier niets mee te maken, en zou er sowieso gekomen zijn.
sorry, maar dat gaat er bij mij en een heleboel anderen die veel meer kennis van zaken hebben gewoon niet in.
Ik hoop dat ik het een en ander voor jou en deze anderen heb kunnen verduidelijken. Ik volg dit nieuws altijd met veel interesse omdat chip ontwikkeling ook mijn dagelijkse professionele bezigheid is. Ik werk noch voor AMD noch voor Intel, en probeer onpartijdig inhoudelijk commentaar te leveren hier op architecturele ontwikkelingen die ik interessant vind. Daar laat ik het verder voor vandaag maar even bij.
Zoals ik het zie, lijkt het meer alsof intel inderdaad moedwillig vooruitgang "achter" heeft gehouden, door een hoop chips/ontwerpen op de plank te hebben liggen.

Voor consumenten is een quad core echt wel meer dan genoeg, als je meer performance wilt moet je een Workstation aanschaffen/bouwen met Xeons erin. LIjkt me logisch.

Sure, dat AMD nu met 6+ core CPU's komt voor de consumentenmarkt schudt de boel wel beetje op. Dat gaat meer onder het mom van "tja, wat boeit het nou dat wij vinden dat een quad core genoeg is? Niks! Dus omdat het kan, leveren we gewoon meer cores. Markt groeit vanzelf wel". En intel komt dan gewoon met iets van de plank "Oh hi!!! We hadden het eigenlijk pas volgend jaar willen releasen, maar ja, nu kan ook wel, hebben we iets minder surprise oh wat zijn we toch goed bezig street creds".

Ok, dat laatste is enigszins speculerend, overtrokken en vrijdagmiddag gehalte.

[addendum]
@flippy.nl zou je nog kunnen uitleggen wie de anderen zijn die heel veel meer kennis van zaken hebben? @Squee werkt bij Oracle, aan de SPARC cpu's. Wat dat betreft is hij een tweaker met toch wel de meeste kennis op het gebied van cpu's, ontwerp en rollout. Zo weet ik ook dat Squee flink heeft bijgedragen aan de ontwikkeling van de Intel SCC die hij aanhaalt. Dus kom maar op.

[Reactie gewijzigd door cavey op 16 juni 2017 14:07]

er zijn genoeg interviews van alle grote fabrikanten tijdens CES die simpelweg van niks wisten. normaal zijn er zware NDA's voor fabrikanten maar worden ze wel eerder geinfomreerd door intel zodat ze hun zaken op orde hebben als intel de specs vrijgeeft. dit was niet eens aan de orde en er was niet 1 fabrikant die niet met een "WTF waar heb je het over" gezicht stond toen er werd gevraagd naar informatie over de i9 en X299 specs vlak na de "presentatie" van intel aan de andere kant van de hal. als de NDA verlopen was hadden ze rustig antwoord kunnen geven maar omdat intel last minute did heeft besloten en wat dingen op een podium riepen op wat haastig in elkaar gezette slides vertelt alles wat je moet weten. the presentatie van threadripper was voor intel een flinke wake up call en ze zitten nu gewoon haastig te zoeken naar een degelijk antwoord, en dat was gewoon een paar xeons de knieschijven inslaan en die verkopen als i9.

als je de hele timeline erbij pakt is het pijnlijk duidelijk dat intel niet happy en rare beslissingen neemt toen ineens bleek dat AMD ze de kroon af wou pakken.
Als ze er niets van wisten, waarom waren er dan al zoveel moederborden te zien op computex en op de websites van alle grote fabrikanten, uren of de dag na de aankondiging van Intel? Daarnaast is het al jaren bekend vanuit de roadmaps dat Intel dit jaar met Kaby Lake X en Skylake X zou komen.

Het enige wat er gebeurt is is dat Intel de aankondiging een aantal weken of misschien maanden naar voren heeft getrokken, en dat heeft waarschijnlijk de meeste fabrikanten verbaasd omdat er opeens naar gevraagd werd terwijl het NDA waarschijnlijk nog weken actief zou moeten zijn.

Zie hier een nieuwsartikel van bijna een jaar geleden waar zo'n beetje alle details al in te vinden zijn. En ja, daar wordt nog nergens de "i9" genoemd, maar dat is niet veel meer dan een naam voor de specs die daar wel genoemd worden...

[Reactie gewijzigd door knirfie244 op 16 juni 2017 22:42]

de X299 moederborden zijn er wel maar intel heeft een zooitje gemaakt van de specs. kijk eens naar de pcie-lanes en overige opties die op X99 en ouder allemaal standaard waren en ineens non-quad channel cpu's erbij komen of je mist ineens een dozijn of 2 aan pci-e lanes en je moet ineens bijbetalen zoat je raid 5 kan gebruiken op de onboard controller. volledig onbegrijpelijke keuzes vannuit het oogpunt van de (pro) consument.

er was geen aankondiging of NDA. alle technici en PR mensen van wisten van niks.


bekijk maar eens de rant van linus: https://www.youtube.com/watch?v=TWFzWRoVNnE

[Reactie gewijzigd door flippy.nl op 16 juni 2017 23:14]

Mja, maar dat zijn marketing medewerkers. Ik dacht dat er een technisch inhoudelijke discussie gevoerd werd met wat research onmogelijkheden ten aanziende van de marketing en timing. Om te ontkrachten dat dit geen gekke sprongen zijn van Intel omdat AMD iets gereleased hebben.

Mijn insteek is dat Intel hooguit wat releases vervroegd heeft. Marketing technisch gezien.

Puur op research bezien hebben ze dit dus al jaren in de pijplijn zitten.
10-core chips zijn ook helemaal niet zinnig voor de consument, de enige reden dat ze er nu zijn is vanwege de marketing oorlog met AMD. Enthousiastelingen konden hiervoor ook al gewoon Xeon chips tm 22 cores kopen (evt zelfs nog in een multi-socket systeem).
sorry, maar een processor die meer kost als een leuke 2e hanse BMW is wel een tandje voorbij "enthousast"....
Voor dat geld een BMW kopen is sowieso vrij gestoord, gezien dat petjes afrag segment is. Maar dat geheel terzijde.
Je kan ze altijd al kopen, maar ze verkopen er nou eenmaal zeer weinig van. Je kan ook een 32-core Sparc of Power chip kopen als je wil, maar IBM en Oracle marketen die ook niet als consumentenchip.
Allemaal leuk en aardig, maar de eerste i9 die beschikbaar zou komen lijkt verdacht veel op een opvolger van de i7 6950x waarvan ze wat lijntjes bij hebben getekend om van de 7 een 9 te maken. En achter het x299 platform zit al helemaal geen visie.
intel is momenteel een beetje het gewonde dier die hele rare sprongen doet om van de tijger af te komen...
Dat lijkt me toch enorm overdreven. Intel gooit er wat persberichten uit om de aandacht wat van threadripper af te leiden, maar dat is wat mij betreft geen rare sprong, meer een normale gang van zaken. Nvidia gooide er ook wat uit toen amd vega ging presenteren.

Het is niet alsof amd nu een voorsprong heeft, intel heeft bij gebrek aan concurrentie jaren lang chips met marginaal betere prestaties (maar lagere productiekosten) voor steeds hogere prijzen kunnen verkopen. In het ergste geval zullen ze de prijzen wat moeten verlagen.

[Reactie gewijzigd door haarbal op 16 juni 2017 13:59]

Ik vind anders de ineens HT op pentium lijn. En een unlockt i3 wel een beetje vreemd na jaren het zelfde te zien.
de berichten hebben een hele vreemde inhoud (compleet nieuwe prosessorlijnen die eigenlijk geen target audience hebben) of heel erg onduidelijk. de berichten van de fabrikanten zelf die gewoon toegeven dat niemand van iets wist (zulke dingen worden echt wel naar fabrikanten van tevoren gespeeld) en is voor intel ongehoord.
Dat ze een road map maken betekent toch niet dat ze zich daar perce aan moeten houden. Het is zo dat ze ineens de hete adem van AMD voelen maar dat ze er niets van snappen is een gekke conclusie. Mijn conclusie is juist dat ze het heel goed snappn. Ze moeten een tandje hoger dan ze de afgelopen jaren hebben gedaan omdat AMD toen achter liep. Dat ze dat nu doen en dat daardoor de roadmap niet meer klopt is toch logisch? En dat een topman in deze rumoerige periode misschien iets anders zegt is niet handig ja maar om nou direct de conlusie te trekken dat ze het bij intel helemaal niet meer snappen is een beetje snel door de bocht vind ik.
intel heeft zich (uitzonderingen daargelaten) de roadmaps perfect uitgevoerd in de afgelopen 10+ jaar en nu komen ze ineens met een totaal onaangekondigde processorlijn en het hele X299 debacle. dus sorry, dat excuus gaat er niet in bij mij en een heleboel anderen.

[Reactie gewijzigd door flippy.nl op 16 juni 2017 13:45]

Ja, omdat ze geen druk hadden en gewoon lekker hun ding konden doen op hun eigen tempo. Nu AMD happened voelen ze zich onder druk gezet dus proberen ze nieuwe dingen en "lekken" ze info uit om potentiele ryzen kopers toch te laten wachten op een intel systeem. Niet echt ethisch, wel het enige wat ze kunnen doen om dat te bereiken zonder teveel recources te gebruiken voor marketing.
Elk knooppunt zou een kloktik latency opleveren, zodat in een grid van 4x5 cores de latency dus nooit meer dan negen tikken zou bedragen.
Is dit een claim van Intel, of heeft Tweakers dit erbij bedacht? Mijns inziens geldt dit namelijk alleen in de best case, maar kan het worst case een stuk hoger worden.

Laten we om te beginnen kijken naar drie cores die allemaal naast elkaar liggen, "op een rijtje", we noemen ze even A, B en C. Dan klopt het inderdaad dat je in twee kloktikken van A naar C gaat (eentje van A naar B, eentje van B naar C), maar dan moet die verbinding wél beschikbaar zijn. Als zowel A als B met C willen praten, dan gaat het pakketje van A naar B, maar daarna zijn er twee pakketjes die van B naar C willen, dus eentje zal moeten wachten.

Het is in principe mogelijk om meerdere, parallelle verbindingen te maken, zodat beide pakketjes tegelijk verstuurd kunnen worden. Er zijn echter twee redenen waarom ik ervan overtuigd ben dat Intel niet dusdanig veel verbindingen gebruikt dat ze kunnen garanderen dat pakketjes nooit hoeven te wachten. Ten eerste zou je dan genoeg verbindingen aan moeten leggen om elke core tegelijkertijd met elke andere core te laten praten (dat is immers de worst case en daar moet je mee om kunnen gaan). Als je dit zou doen, dan kun je die verbindingen net zo goed dedicated maken, dan is de latency lager en hoef je geen routers te bouwen voor je mesh-netwerk (de gele vierkantjes in het schema). Ten tweede noemt Intel hun ontwerp schaalbaar en deze aanpak is dat juist absoluut niet.
Voor de volledigheid, het is daarentegen wel mogelijk dat er meerdere parallelle verbindingen zijn (in de zin van, een vast aantal, onafhankelijk van het formaat van de chip), zodat in bijna alle gevallen pakketjes zonder wachten door kunnen.

Bovenstaand probleem wordt nog groter als je niet alleen naar meerdere cores op een rijtje kijkt, maar het hele grid meeneemt. Laten we de vier cores "in de bovenste rij" A, B, C en D noemen en de cores "in de laatste kolom" D tot en met H. Als A communiceert met H, B met G, C met F en D met E, dan moet al die communicatie over de verbinding tussen D en E. En nee, het is helaas niet haalbaar om te detecteren waar de opstopping zit. Dan moet je niet alleen een manier hebben om dat vast te stellen, maar ook om er iets aan te doen. Dat maakt de routers veel ingewikkelder, terwijl ze hun beslissing in (een klein deel van) één kloktik moeten nemen; als ze er langer over doen om te bepalen waar een pakketje heen moet, dan maakt deze "oplossing" het probleem juist erger. Daarnaast kun je hele vervelende randgevallen bedenken waarbij een pakketje onderweg van U naar V door router X naar router Y wordt gestuurd, waarna router Y denkt dat de beste volgende stap router X is en dan kun je (door de verstoppingen precies goed te kiezen) een pakketje in een loop terecht laten komen, zodat het nooit op zijn bestemming aankomt.

TL;DR: Chipontwerp (en network-on-chip-ontwerp) is nog best lastig :P
Zeven tikken is idd best case, bij minimale utlisatie van zo'n chip design. Bij daadwerkelijke chips met normale belasting stijgt de latency al behoorlijk. Je kunt daardoor in de praktijk ook nooit 100% utilisatie halen.

Er bestaan trouwens adaptieve routing protocollen (gebaseerd op belasting of verbindingen die kapot zijn) die de throughput en robuustheid van zo'n chip kunnen verhogen. In het geval van X/Y routing (wat je lijkt te beschrijven) heb je nog behoorlijk wat opties: een bekende is om eerst op de goede X coordinaat te komen, en dan pas de goede Y coordinaat (deze tactiek heet oppervlakkig gezien vreemd genoeg 'west-first'). Maar je kan ook gebaseerd op gebruik van verbindingen en de richting waar je uit komt beslissingen nemen, ook in hardware met minimale 'logic' (oftewel schakelingen).

Het is wel lastig om al deze tactieken mett minimale schakelingen helemaal foutvrij te krijgen, al helpen simulaties en wiskunde bewijzen hierbij veel.
Wat ik mij nog steeds afvraag is of er een speciale reden is waarom cores gespiegeld worden geplaatst, althans zo lijkt het in ieder geval op alle die-shots. Wat ik kan bedenken is dat om makkelijker op de bus aan te sluiten die tussen de cores loopt. Of heeft het andere redenen?
Wat ik mij nog steeds afvraag is of er een speciale reden is waarom cores gespiegeld worden geplaatst, althans zo lijkt het in ieder geval op alle die-shots. Wat ik kan bedenken is dat om makkelijker op de bus aan te sluiten die tussen de cores loopt. Of heeft het andere redenen?
Het kan ook met EMC te maken hebben. Als je de cores twee aan twee spiegelt dan heffen de uitgestraalde elektromagnetische velden (storing) van de cores elkaar feitelijk op, terwijl ze elkaar versterken als je alle cores in dezelfde richting zou plaatsen.

Van die EM-storing heb je zowel binnen je eigen processor (op de die) als daarbuiten, op het omliggende moederbord, best last, dus er wordt veel aan gedaan om die verstoring al bij de bron zo klein mogelijk te houden. En minder energie die uitgestraald wordt in EM-storing betekent meer energie die in rekenkracht gestopt kan worden, wat weer resulteert in een lagere TDP per kloktik.
Interessant. Misschien een noobvraag, maar gaat die straling zeg maar in een 2D vlak van de processor uit? Of is er boven en onder de processor in principe ook straling aanwezig? En heeft een moederbord daar dan geen last van?
Boven en onder de processor is er ook straling aanwezig die van de die af komt, dat is ook één van de redenen dat de die is 'ingeblikt' naast natuurlijk de functie van heat-spreader.

Van de straling van de (regelmatige) klok heb je eigenlijk weinig last, maar van de bitjes die over de databussen heen gaan kan een hoop rommel af komen omdat het blokgolven zijn met scherpe flanken, maar wel flanken die heel onregelmatig optreden.
spuit11 sry

[Reactie gewijzigd door kidde op 16 juni 2017 21:34]

Dat "opheffen" lijkt me extreem onwaarschijnlijk. De EMC velden hangen af van de stromen die lopen, en dat hangt weer af van zowel de instructie als de data. Om exact dezelfde EM velden te krijgen, maar gespiegeld heb je dus zowel dezelfde instructies als dezelfde data nodig ...
Behalve dan dat dat alleen haaks op het spiegelvlak werkt. Als die verbindingen links en rechts vervolgens een 90 graden bocht maken, en beide stromen naar boven lopen, dan tellen de EMC velden opeens op. Geen verzwakking, maar versterking. OEPS.
We hebben het net even bediscussierd met wat masterstudenten van de Intergrated Circuit Design groep van de Universiteit Twente (we designen analoge chips ipv digitale, let op: ik doe deze post niet uit naam van de Universiteit Twente) en we hebben geen eenduidig antwoord.

We denken niet dat het door het proces komt. Normaal leg je naar een transistor dummy devices(klik). Hierdoor wordt de afmetingen van de gewilde transistor beter in de buurt van wat je wilt. Daar deze zijn niet in spiegelbeeld en op de schaal van core-to-core gaat dit concept ook al niet meer op. Dat zal het dus niet zijn. We denken ook niet dat het gerelateerd is aan procesvariaties als gradients omdat daarvoor de ligging ook niet klopt (en voor dit soort problemen componenten op kleine schaal slim worden gelayout ipv op core-to-core schaal).

EMC zou kunnen, al verwachten we het niet. EMC kan wel een probleem zijn omdat je 100W op 1.2V hebt. Kortom de stromen in een CPU zijn (relatief) groot en dat geeft EMC problemen met zich mee. De oriëntatie van spiegeling klopt dan wel. Echter moeten de cores dan wel aan exact dezelfde taak rekenen en in exact dezelfde state zijn. Als core A hard rekent en de gespiegelde core B niks doet, dan kan je fluiten naar je EMC-cancelation. Verder zijn de clock lijnen normaal de grootste bron van EMC. Normaal liggen de differentiële kloklijnen naast elkaar (dus een klok en een tegenovergestelde klok) en leg je daar een ground lijntje naast. Levert wel veel capaciteit op (= veel verbruik), maar je bent wel af van je capacitaire koppeling (=EMC) van je kloklijnen naar andere lijnen.

Blijft nog over dat het design/layout technisch het handigst is. Eén ding dat ons opviel is dat je ook spiegelen van de bovenste helft naar de onderste helft hebt. Waarschijnlijk is dat gedaan dat de connecties aan de bovenkant symmetrisch zijn met die aan de onderkant. Dan hoef je dat deel maar één keer te ontwerpen, en kan je hem daarna gewoon kopiëren (en nog een beetje spiegelen). Ook lijkt het spiegelen een makkeijkere manier om alles met elkaar te verbinden. Je hoeft minder bussen aan te leggen, de "connectoren" van core en zijn spiegelbeeld zitten dicht bij elkaar (zie ook de 3e reactie op deze vraag).

Als laatst (en misschien wel belangrijkste reden) kan deze layout misschien wel helpen om een goede clock tree te maken. Het is van belang dat elke klok lijn exact even lang is, anders gaat het ene component dingen eerder doen dan het andere. Vaak wordt een H-tree-achtige structuur gebruikt voor de clock distributie (klik). Door de cores op deze manier neer te leggen is het makkelijker een H-tree-achtige structuur voor je kloklijnen te maken. Vergis je hier niet in, je kloklijnen goed neerleggen is misschien wel het lastigste deel van het ontwerpen van een dergelijke processor.
Mooi uitgebreide visie. Dank je wel.
Misschien iets met kloks en stroomvoorziening? Met spiegeling kun je 2 cores aansluiten op één positie.
Stroomvoorziening verwacht ik niet - vrijwel zeker dat elke core van meerdere kanten aangesloten wordt, de spanningsval die je ook op die schaal over een stuk draad krijgt is echt al significant.

Maar ik denk wel dat je in de buurt zit: klokken maar ongetwijfeld veel andere control-signalen die vanaf 1 punt naar alle cores gaan kan je zo met minder draad aanleggen, dus bespaar je oppervlak.
Ook niet geheel onbelangrijk: Als de klok vanuit een centraal punt komt, is het makkelijker als de cores symmetrisch liggen om de looptijd van die klok overal gelijk te houden. Anders moet je bepaalde verbindingen kunstmatig verlengen of omleggen om ervoor te zorgen dat de afstand tussen het centrale punt en elke core gelijk blijft.
Dat zou kunnen, zonder echt de details te kennen valt er niet veel over te zeggen. En ik verwacht eerlijk gezegd dat dat niet de reden zal zijn.

Als het aan mij zou liggen zou ik die inter-core communicatie zo maken dat je onafhankelijk bent van dat soort dingen. Liever maar een systeem opzetten dat *niet* afhankelijk is van top-level routing voor het goed of niet goed functioneren.

Ik zou dan zelf denken dat voor communicatie van de ene core naar de andere, je het lokale kloksignaal met de data meestuurt naar de andere, zodat ze beide dezelfde vertraging krijgen. Wikipedia: source-synchronous. Ja, die wiki heeft het over communicatie tussen chips, maar ook in grotere chips wordt dat toegepast.
Superinteressante vraag! Ik heb eigenlijk geen idee.

Een wild guess zou zijn dat dit gedaan wordt vanwege het productieproces en de lithografische belichting van de wafer. Een optische correctie kan dan door de spiegeling makkelijker gedupliceerd worden.

En nog een: de electronische slagager gaat door het midden, en de afslagen liggen mooi symmetrisch van elkaar.

Wie heeft er echt verstand van zaken ;-).
Kan met lengte van de spoortjes te maken, op die snelheden krijg je timing problemen als je draadjes langer of korter zijn dan waar je van uit gaat. Dus het makkelijkste is dan om elke afstand zoveel mogelijk gelijk te houden. Ook voor wat betreft impedantie is er iets te zeggen. Symmetrie is een groot goed in PCB design, al heb ik daar niet veel kaas van gegeten.
De aankomende Core i9-7980XE met een in dit licht bescheiden achttien cores, heeft een 4x5-topologie van zijn cores, zoals uit een die-shot is op te maken.
Dus in de die zijn 20 cores te zien, maar er worden maar 18 gebruikt? Hoe zit dit dan precies?
Twee van de twintig zijn memory controllers. Dat zijn diegene die er niet zo geel uit zien. Zie ook http://www.tomshardware.c...ke-x-hedt,news-56015.html
Uitgeschakelde (defecte) cores
Nee, als je goed kijkt zien 2 blokken er anders uit, deze blokken zullen vast een andere ondersteunende functionaliteit hebben.
Pci-e controller of memory controller dacht ik?
Mogelijk worden er twee uitgeschakeld zodat ze voor elke processor een errormarge hebben van 2 defecte cores. Ik kan me bij zo'n groot aantal cores best voorstellen dat bij het grootste deel van de geproduceerde processors 1 of 2 cores defect zijn.
nee, die 2 zijn de DDR4 memory controllers
Op de die lijken er ook 2 te zitten met een andere structuur: de bovenste en onderste van de 2 kolom wijken af van de andere.
Er zitten dus maar 18 identieke cores in.
Je ziet op de foto dat op 2 van de 20 plaatsen (2e van links in de bovenste en onderste rij) er iets totaal anders ligt. Dus wellicht dat ze daar iets van geheugencontrollers of andere periferie hebben neergelegd. Lijkt mij dus niet dat dat defecte cores zijn.

Kwestie van een 'andere functie' zo designen dat die dezelfde afmetingen heeft, dan kan je dat makkelijk inpassen.

[Reactie gewijzigd door vanaalten op 16 juni 2017 12:47]

Waarschijnlijk voor 20 core xeons
hieruit begrijpend hebben ze dus een mogelijkheid gevonden om de onderlingen draden dunner te kunnen fabriceren?
Niet zozeer de draden dunner maken.
Intels manier om alle rekenkernen in een CPU met elkaar te laten communiceren is sinds nehalem de 'ringbus' geweest.

Rekenkernen moeten onderling met elkaar kunnen communiceren voor tal van berekeningen. Echter is elke kern met elke andere verbinden met een directe, eigen, verbinding niet te doen als je veel kernen wil gaan gebruiken, bij 16 kernen heb je dan (als ik het goed heb) 120** losse verbindingen nodig. veels te veel dus

Intels oplossing daarvoor is al een tijdje dus de ringbus. Een soort ringweg, snelweg die langs alle losse kernen loopt. alle data tussen de rekenkernen gaat deze ringweg op in een richting tot het weer bij de juiste kern aankomt. Probleem nu is, als de afstand langer wordt, wordt de latency langer, wat het gehele proces kan vertragen en meer performanceverlies geeft dan alleen de gemiste klokslagen. Ook had Intel het probleem bij heel veel kernen dat een hele lange ringweg onpraktisch werd om allerlei redenen, en dus twee losse ringbussen verwerkten, en een knooppunt legde daartussen weer. Wat, zoals je kunt voorstellen, tot nog meer vertraging kon leiden in worst-case scenarios.

Het nieuwe trucje is om bij iedere kern een hele hoge snelheid/efficiente node, zie het als een soort tramhalte, te bouwen waar data heel snel stapsgewijs naar een aanliggende 'station' kan springen. Elk station is een klokslag vertraging, maar het is over het algemeen een stuk sneller. Uiteindelijk ziet een grote CPU out als een dam, of schaakbord. Om in, in het ergste geval, in een veld van 5*5 rekenkernen data van linksboven naar rechtsonder te vervoeren, moet je dus 5 'stationnetjes' naar beneden, en dan 5 naar rechts, wat dus 10 klokslagen vertraging geeft. De ringbus had al een minimale vertraging van 8 klokslagen dacht ik, met het dubbele dus als je een knooppunt door moet. Met slim verdelen van rekentaken kun je nu in ideale situaties je vertragingen beperken tot maar enkele klokslagen.

EDIT:
dpom dom dom, gebruikte in alle haast ten onrechte de faculteit zoals men onder mij aangeven. moet dus 120 zijn. oopsie

[Reactie gewijzigd door otog8 op 16 juni 2017 13:58]

Echter is elke kern met elke andere verbinden met een directe, eigen, verbinding niet te doen als je veel kernen wil gaan gebruiken, bij 16 kernen heb je dan (als ik het goed heb) 16!=2*10^13 losse verbindingen nodig.
Die berekening volg ik niet helemaal. Als ik 16 kernen heb die elk een unieke verbinding hebben naar iedere andere kern, dan heeft elke kern toch 15 verbindingen? Dan kom je op een totaal van "slechts" 16*15=240 verbindingen.
Nog steeds een flink aantal natuurlijk, maar toch een heel andere ordegrootte dan 2*10^13. Of begrijp ik de uitleg dan helemaal verkeerd? :)
[...]
Die berekening volg ik niet helemaal. Als ik 16 kernen heb die elk een unieke verbinding hebben naar iedere andere kern, dan heeft elke kern toch 15 verbindingen? Dan kom je op een totaal van "slechts" 16*15=240 verbindingen.
Als de verbinding bidirectioneel is, dan wordt dit nog maar 120 = 15+14+13+...+2+1.
Als de verbinding tweerichtingen is:
De eerste core moet je verbinden met 15 anderen.
De tweede core is alleen nog met de eerste verbonden, dus moet je met 14 anderen verbinden
De derde core moet je met nog 13 anderen verbinden.

Met andere woorden het aantal verbindingen is 15 + 14 + 13 + 12 + ... + 1 = 120. otog8 gebruikt ten onrechte de faculteit.

Als de verbinding éénrichting is moet zoals jij zegt iedere core met 15 anderen worden verbonden en is het aantal verbindingen 240.

Bij een mesh heeft iedere core verbinding met de naastliggende cores. Het maakt dan uit waar in de mesh de core zit voor het aantal connecties. Hoek nodes hebben twee verbindingen, edge nodes 3 verbindingen en interne nodes hebben 4 verbindingen.

[Reactie gewijzigd door Omega Supreme op 16 juni 2017 13:48]

Als ze nu de randen en hoeken doorverbinden naar de andere kant, dan is de maximale latency nog maar de wortel uit het breedte maal de hoogte van het raster dus bij 5x5 dus een maximale latency van 5.

[Reactie gewijzigd door D11 op 16 juni 2017 16:13]

Al aangepast ja. Had even snel uitgetikt voor ik de deur uitging. zag later idd pas dat ik zonder na te denken heb gefactoriseert. slordig :p :+
Nee het is een andere netwerk topologie tussen de cores. Eerst zaten ze allemaal aan een ring (of twee ringen bij de hele grote chips), en nu zitten ze allemaal op een grid, oftewel een mesh netwerk. In hun eerdere mesh implementaties gebruikten ze X/Y routing (je doet eerst je hops over de X-as totdat je in de juiste kolom bent, en dan neem je je hops in de Y richting tot je bij de juiste rij zit en dus bij je bestemming aangekomen bent). Je hebt daardoor eigenlijk zo kort mogelijke communicatie paden tussen twee willekeurige cores op de chip.

[edit]: @otog8 typte blijkbaar sneller dan ik ;) :Y)

[Reactie gewijzigd door Squee op 16 juni 2017 12:47]

Ik vraag me ook af of dit een reactie kan zijn op AMD. Dan wel direct of indirect.
Nee, absoluut niet. Intel is al meer dan 10 jaar bezig[1] met het ontwikkelen van een dergelijk mesh netwerk. Je gaat ook niet de complete SoC architectuur van je chip veranderen enkele maanden voor je product launch. Dat is gewoon technisch gezien amper al mogelijk, om maar niet te spreken van de gigantische risico's die je daar mee zou nemen. Je hebt nooit voldoende tijd om de nieuwe chip te valideren en testen. Dit soort grote veranderingen zou je hooguit 2 of 3 jaar voor de geplande product launch nog aanpassen, maar zelfs dan is het al aardig riskant. (bron: Ik werk zelf binnen de chipontwikkeling en heb dit meegemaakt :) )

Dus nee, het is echt niet mogelijk dat dit een reactie was op AMD's uitbrengen van Ryzen/Threadripper/EPYC.

[1] Al minstens sinds de Teraflops Research Chip uit 2007
Intel is hier al een tijdje mee bezig, dit komt niet door AMD uit de lucht vallen. Wel zal de ontwikkeling waarschijnlijk op een hoger tandje gezet zijn door AMD.
SPARC en POWER zijn in dit segment een grotere bedreiging dan AMD, het is vooral met die chips waar Intel bij moet blijven.
AMD heeft het ook al veel langer over infinity fabric dan enkel bij de release van Ryzen.
prima mogelijk dat intel daardoor wakker is geschud.
Ik kan met zekerheid zeggen van niet aangezien de phi's ook een mesh network gebruiken. Dit is dus zelfs een doorontwikkeling op die techniek en dus al jaren op de markt. De 18 core SKU is een reactie op AMD, het mesh netwerk zeker niet. Maar dat lijkt mij voldoende vooruitgang... Je krijgt nu 16 cores voor een prijs waar je er eerst 10 voor kreeg. Zo hard ging het al jaren niet. _/-\o_

[Reactie gewijzigd door Thekilldevilhil op 16 juni 2017 18:56]

Klinkt goed, lagere latencies en hogere bandbreedte. Hopelijk komt dit ook naar de gewone processors.
Zoals ik het artikel (een beetje creatief) interpreteer is het nu pas nodig bij serverprocessors met veel cores. De gewone processors hebben een stuk minder cores, dus het zal nog niet nodig zijn.

Mocht het wel nodig zijn, dan komt het er vast wel in.
Elk knooppunt zou een kloktik latency opleveren, zodat in een grid van 4x5 cores de latency dus nooit meer dan negen tikken zou bedragen.
Zou iemand dit even kunnen verduidelijken? Ik kom namelijk uit op 7 "tikken" als je bijvoorbeeld van linksboven naar rechtsbeneden gaat, wat tegelijkertijd toch de verste afstand mogelijk is, niet?

[Reactie gewijzigd door SanderL op 16 juni 2017 13:52]

Ik heb het exacte ontwerp niet gezien, dus kan het niet met zekerheid zeggen, maar vaak kost het ook een kloktik om van de core zelf naar het netwerk (het "gele blokje" van de core zelf) te gaan en op de plek van bestemming van het netwerk weer naar de core.
Overigens zit je dan nog steeds maar op acht stappen; in een 4x5 grid is de rand niet 4+5 elementen maar eentje minder; degene in de hoek tel je immers dubbel. Maar belangrijker, ik heb sowieso mijn bedenkingen bij die claim. Misschien kunnen we dit het best beschouwen als "de latency wordt een stuk lager" en het exacte aantal kloktikken even laten voor wat het is.
Als ik weer zo'n die-shot zie blijf ik het supervet vinden dat ze het kunnen maken.
Intel is al jaren met zulke mesh netwerken bezig. Ik maakte zo'n 5 jaar terug deel uit van een onderzoeksproject direct door Intel gefinancierd om te verifieren dat zulke communicatie foutvrij is. Intern waren ze er al een stuk langer mee bezig, zoals je ook aan de wetenschappelijke artikelen geschreven door mederwerkers van Intel kan zien. Leuk dat het eindelijk in een chip terrecht komt. Is ook noodzakelijk om in de toekomst meer onderdelen te integraren op de chip.

Op dit item kan niet meer gereageerd worden.


Apple iPhone X Google Pixel 2 XL LG W7 Samsung Galaxy S9 Google Pixel 2 Far Cry 5 Microsoft Xbox One X Apple iPhone 8

© 1998 - 2017 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Hardware.Info de Persgroep Online Services B.V. Hosting door True

*