Waarom kan Samsung een groter of ouder lithografieproces gebruiken voor modern nand? Daarvoor moeten we een klein stukje de nand-wafer en de flash-cel induiken. In een mlc- of tlc-geheugencel wordt een elektrische lading in een mosfet, een type transistor, opgeslagen. De elektronen zitten daarbij in de geleidende laag van de floating gate. Hoe kleiner het procedé waarmee die transistors gemaakt worden, hoe kleiner het volume waarin die elektronen gevangen kunnen worden. Met mlc- en vooral tlc-geheugen moeten daarom zeer weinig elektronen het ladingsverschil tussen de bits genereren. Bovendien liggen de cellen dicht bij elkaar, wat makkelijk onderlinge interferentie veroorzaakt. Daarnaast slijten de cellen makkelijker, omdat de geleidende gate door zijn geringe dikte makkelijk kan kortsluiten.
Met het 3d-nand maakt Samsung gebruik van een ander ontwerp voor de cellen. In plaats van floating-gate-mosfets ontwikkelde Samsung zogeheten charge trap flash-cellen. Daarbij wordt de elektrische lading die de enen en nullen representeert in een isolerende laag om een channel heen opgeslagen, wat de afmetingen van die laag vergroot. Door dat ontwerp verticaal toe te passen, kunnen de individuele cellen kleiner gemaakt worden, terwijl het de kans op interferentie en lekkage verkleint.
Bovendien is de programmeertijd korter, wat de prestaties moet verbeteren. Bij steeds kleinere procedés werd die programmeertijd juist steeds langer, wat gecompenseerd moest worden met het parallel aansturen van verschillende chips. De huidige generatie 3d-v-nand heeft een capaciteit van 128Gbit, maar in de toekomst zegt Samsung de capaciteit te kunnen opschroeven tot 1Tbit per chip. Die schaalbaarheid is nog zonder stappen naar kleinere procedés en zonder de overstap van mlc naar tlc-nand.