Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

IBM heeft nog steeds problemen met 300mm-waferprocédé

In een bericht op ZDNet is te lezen dat IBM nog steeds problemen heeft met de productie van chips op het 300mm-waferprocédé. De problemen zijn wel wat afgenomen maar de productieresultaten, de zogenaamde 'yields', zijn nog niet geheel naar verwachting. Vanwege deze problemen heeft Apple eerder al commentaar geleverd op IBM vanwege de vertragingen in de levering van de Xserve G5-machines, die de IBM PowerPC-processor onder de motorkap hebben. Toen de G5 in juni vorig jaar werd geïntroduceerd sprak Apple de verwachting uit dat deze binnen een jaar op 3GHz zou draaien. De vraag is echter met de aanhoudende problemen bij IBM, of die verwachting waargemaakt kan worden.

Door het voortdurend verkleinen van de transistors op een chip lopen de chipfabrikanten waaronder IBM nu steeds vaker tegen praktische problemen aan, die niet met de huidige technologie op te lossen zijn. Bernie Meyerson van IBM zegt in het artikel dat het een flinke uitdaging zal worden om nieuwe technieken en procédé's te ontwikkelen om toch de prestaties van chips te kunnen verhogen, en dat het onderzoek daarvoor nog wel vijf tot tien jaar kan gaan duren. Meyerson zegt echter wel, dat IBM al hard bezig is met dergelijke technologieën, die op dit moment bekend staan onder de namen strained silicon, high-k dielectrics en hybrid-orientation.

Door

22 Linkedin Google+

Bron: ZDNet

Reacties (22)

Wijzig sortering
Onlangs vertelde een ingenieur van IBM aan The Inquirer dat ze vooral last hadden van bijverschijnselen.
De ergste hiervan was "power"-noise. De storing afkomstig van de voedingslijnen. Hij verwachtte toen ook dat in de toekomst dat voedingslijnen hierop aangepast moeten worden. Bij de toenemende shrinks van de cores, bleken deze minieme parameters serieus uitvergroot.
Parameters zoals overspraak bleek men wel goed te kunnen beheersen.

Problemen kunnen zo "exponentieel" groeien bij een verkleining. Nieuwe technologieën blijken meestal zo een druppel water op een hete plaat.
De toenemende shrinks van cores, lijkt me een relatief simpel karwei. Problemen die nu opspelen vragen inderdaad ingewikkelde en technische oplossingen.
Ik ben benieuwd hoe deze producenten dit gaan oplossen... mogelijke oplossingen....

Strained silicon: door het silicium anders te ordenen "trekt" dit als het ware de snelheid omhoog (zonder strained silicon) (mét strained silicon)
The new technology takes advantage of the natural tendency for atoms inside compounds to align with one another. When silicon is deposited on top of a substrate with atoms spaced farther apart, the atoms in silicon stretch to line up with the atoms beneath, stretching -- or "straining" -- the silicon. In the strained silicon, electrons experience less resistance and flow up to 70 percent faster, which can lead to chips that are up to 35 percent faster -- without having to shrink the size of transistors.
High-k dielectrics: nieuwe materialen zoeken voor de productie van transistors.
The growing need for novel gate dielectrics, to replace silicon dioxide, has given impulse to material search also via computer simulations. Our own research is based on the calculation of dielectric constants of a variety of oxides that appear to be promising candidates, and possible derivatives.
Hybrid-orientation: kleine aanpassing aan productie waardoor transistors beter presteren.
Another way to improve CMOS performance is to increase the mobility of its positive charges, or holes, through the device channels. IBM has been able to integrate devices with 2.5 times higher hole mobility into conventional CMOS technology, by combining two substrates in the same wafer.
als je wilt weten hoe het er bij ibm semiconductor voor staat kun je maar beter even deze presentatie "technology update" van ibm er bij pakken:

http://www.ibm.com/investor/events/jkelly0504/presentation/jkelly0504. pdf

vooral het tweede gedeelte van de presentatie ""Performance without Scaling" is erg interessant.

om de performancecurve die de afgelopen CMOS decennium is ingezet bij te houden vormen innovatieve technologien (SOI, Strained Silicon etc.) telkens een belangrijker stuk van de totale effort ten koste van het traditionele lithografisch shrinken.
Hehe, helaas moet ik je teleurstellen. Zoals al velen zeggen komt er bij 0.09 nm al veel meer te voorschijn. Zo zouden de transistors teveel gaan lekken als er geen SOI of andere technieken werden gebruikt. Dit omdat de ruimte tussen de lagen simpelweg te klein is geworden...

De technieken die jij opnoemt zijn juist om chips kleiner te maken. Zonder de technieken zouden de cihps slechter presteren en NOG warmer worden...
waarom niet gewoon iets grotere, maar "eenvoudigere" dualcores gaan maken? en ondertussen opzoek naar echt iets nieuws.. ipv kleiner..kleinst
het uitbreiden en verbeteren van bestaande technieken is altijd makkelijker dan het ontwerpen van een volledig nieuwe techniek

als ze nu beginnen met iets nieuws dan kan je nog minimaal 5 jaar wachten totdat het klaar is voor gebruik
Ga er maar vanuit dat ze bij IBM al meer dan 5 jaar in de toekomst gekeken hebben.

Ze zullen nu echt niet pas gaan denken "hé, misschien moeten we dual-cores gaan onderzoeken, misschien is dat wat?".

Dat hebben ze allang en breed bedacht en daar zijn ze al lang en breed mee bezig.

Ze hebben niet voor niets een R&D budget van 10% (ongeveer). Wat neerkomt op een enorme hoeveelheid $$$$.
en eenvoudige dual core is anders wel een stuk groter (2keer zo groot op de l2 cache na) als een single cpu. en hoe groter de core hoe meer het opleverd om het productie process te verkleinen. want dual core's zijn moeilijker te maken, omdat ze groter zijn, krijg je er en minder uit 1 waffer en van die hoeveelheid die je eruit krijgt zijn er minder die op hoge snelheid kunnen werken.

voorloopig zullen dual cores dus nog wel wat duurder blijven als single core cpu's. maar wel minder duur als 2 losse cpus natuurlijk.
is een wafer dan zo ontzettend duur? stel je gebruikt een beproefde techniek met een heel lage uitval, maar je gebruikt wel meer grondstof, scheeld dit dan zo veel op de prijs? research lijkt mij het duurste onderdeel van een proc. of zit ik er nu helemaal naast?
Vergeet niet dat de wafer pas het begin van het procede is, als het per wafer een eurocent per chip scheelt praat je al snel over tientallen euro's bij het eindprodukt
is een wafer dan zo ontzettend duur?
Jip, het bestaat mss wel uit hetzelfde materiaal als zand, maar toch is het erg duur om deze wafers te produceren.
Om te beginnen hebben ze een kristal van SiO2 nodig. Om dit te bekomen is veel tijd en geld nodig (het moet als het ware groeien, het is niet zo dat je de benodigde stoffen bij mekaar werpt en dat het er in een minuutje gevormd is.). Het moet immers zuiver SiO2 zijn (behalve dan hun eigen vreemde stoffen die ze toevoegen). Verder moet dit SiO2 "vervuild" worden met onzuiverheden die de mogelijkheid om te geleiden vooroorzaken (onzuiverheden die een e- te veel hebben of één te weinig.).
Dit is dan nog maar het proces om gewoon, geleidend SiO2 te maken. Hierin de complexiteit van de CPUs instoppen vergt nog veel meer werk.
waarom niet gewoon iets grotere, maar "eenvoudigere" dualcores gaan maken? en ondertussen opzoek naar echt iets nieuws.. ipv kleiner..kleinst
simpel de reden is $¤GELD¤$ hoe kleiner de cores hoe meer ze er uit 1 waffer halen, dat is dus goedkoper en daarom willen ze nu nog steeds blijven verkleinen...

ik denk ook dat de problemen serieus zijn en de komende jaren gaan spannned worden, maar zou me niet verbazen als ze het 0,09 procede halen zonder al teveel problemen en MISCHIEN zelfs nog wel een stapje kleiner in de toekomst

daarna:
http://www.tweakers.net/nieuws/16740/?highlight=nanotube
http://www.tweakers.net/nieuws/26074/?highlight=nanotube
:+ opmerking foto:

Visuele inspectie?, kijk die transistor is fout...

Aha! nu snap ik waarom Intel zo'n moeilijkheden heeft met dat 90nm, dat is veel lastiger te inspecteren :+ LOL
PC fabrikanten willen altijd sneller en sneller. Net als de moederboard fabrikanten. Terwijl soms het geheugen nog niet eens leverbaar is. De specs zijn dan wel leuk en je steekt de concurrentie een oog uit, alleen kan niemand er mee werken. Dus beloof niks zolang het niet operationeel te maken/krijgen is.
Iemand moet het eerste zijn he, anders komen de fabrikanten van dat geheugen met een produkt op de markt, waar niemand iets aan heeft, omdat er nog geen moederborden voor zijn. ;)
edit:
laat maar |:( mod me snel weg, ik verwarde wafer en productie procedé..
De wafer zijn wel degelijk 300 mm (=30 cm), het procédé van de chips zelf is 90 nm.

edit: ok :P
Meyerson zegt echter wel, dat IBM al hard bezig is met dergelijke technologieën, die op dit moment bekend staan onder de namen strained silicon, high-k dielectrics en hybrid-orientation.

"
ook een nieuwe aanpak van IBM is het bebruik van hoogopgeleide vrouwen met mooie ogen"
Lang leve de kapitalistische maatschappij.... er komt toch wel weer een bedrijfje met een goede oplossing, die daarna stinkend rijk wordt :)
@stewie
/offtopic:: Wat heeft dit te maken met dit nieuws?????
Niets
Anders had er wel gestaan: IBM komt afspraak met Apple niet na...

/ontopic:: Ik weet niet veel van het waferprocede af, maar dat zal ik wel mooi gaan volgen wie weet wat ik er nog van opsteek

Op dit item kan niet meer gereageerd worden.


Apple iPhone X Google Pixel 2 XL LG W7 Samsung Galaxy S9 Google Pixel 2 Far Cry 5 Microsoft Xbox One X Apple iPhone 8

© 1998 - 2017 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Hardware.Info de Persgroep Online Services B.V. Hosting door True

*