Onze Duitse vrienden van Heise Online schrijven dat Intel een .PDFje heeft gereleased waarin op pagina 17 de groottes van de L1, L2 en L3 cache van de Itanium bekend worden gemaakt. De processor blijkt te beschikken over 32KB L1 4-way set associative L1 cache, verdeelt in 16KB data en 16KB instructie cache. De L2 cache is 96KB groot en 6-way set associative. Het off-chip L3 cache heeft een omvang van 2 of 4MB en is middels een 128-bit breed datapad met de processor verbonden. McKinley, de opvolger van de Itanium, heeft naar verwachting grotere L1 en L2 caches:
In einem auf seiner FTP-Site verfügbaren Update der Itanium Processor Microarchitecture Reference macht Intel nun offiziell Schluss mit dem Rätselraten um die Cache-Größen des 64-bittigen Itanium-Prozessors. Wie bereits im c't- Prozessorgeflüster vermutet, ist der L2-Cache auf nur 96 KByte beschränkt und die beiden L1-Caches müssen sich mit jeweils 16 KByte begnügen – wie beim alten Pentium-II/III. Um die für einen 64-Bit-Prozessor doch arg kleinen integrierten Caches halbwegs auszugleichen, besitzt Itanium ein sehr schnelles 128-bittiges L3-Cache-Interface und 2 oder 4 MByte L3-Cache auf dem Modul. Für den Nachfolger McKinley werden deutlich größere L1- und L2-Caches erwartet.
Namelijk 128 64 bits integer registers plus 128 FPU registers. De x86 (IA32) architectuur heeft slechts 8 32 bits integer registers (waarvan slechts 6 normaal bruikbaar) en een FPU stack van 8 registers. Dit betekent dat waar de x86 architectuur al snel het geheugen tijdelijk moet gebruiken omdat er te weinig registers zijn, hoeft de Itanium dat dus niet. Dus weer een reden waarom de L1/L2 cache niet veel groter hoeft te zijn geworden.
