Tweede generatie zram haalt 400MHz

Innovative Sillicon heeft de tweede generatie van zijn zram-techniek aangekondigd. AMD - dat eerder een licentie op de eerste generatie nam - is weer de eerste en voornaamste klant. De nieuwe versie verbetert zowel de snelheid als de zuinigheid.

Zram heeft slechts één transistor per bit nodig, tegenover vijf à zes voor het sram-geheugen waar het cache van processors normaal van wordt gemaakt. Om dit voor elkaar te krijgen wordt slim gebruikgemaakt van de eigenschappen van de soi-wafers die onder andere door AMD en IBM gebruikt worden. Er kan meer dan 5Mbit (610KB) zram per vierkante millimeter gebakken worden met behulp van 65nm-techniek, wat nog eens verdubbeld kan worden met 45nm-transistors. AMD noemt het een 'extreem aantrekkelijke optie voor onze toekomstige processors', maar heeft vooralsnog geen definitieve toezeggingen gedaan over het gebruik ervan.

Het voornaamste probleem met zram zijn de prestaties. Omdat men vertrouwt op een subtiel effect in het silicium onderlaagje heeft men niet alleen weinig transistors en stroom nodig, maar moet men ook voorzichtig zijn bij het lezen en schrijven. De eerste generatie was om die reden niet sneller dan 200MHz. De nieuwe versie kan al een stuk sneller zijn: men beweert dat meer dan 400MHz mogelijk is. Door een soort ddr-opstelling te bouwen zou men zelfs boven de 1GHz uit kunnen komen. Dit is echter nog steeds maar een fractie van de snelheid van de processor zelf, waardoor zram eigenlijk afgeschreven kan worden als optie voor L1- of L2-cache, omdat het te veel vertraging zou opleveren en/of bandbreedte tekort komt. De meest waarschijnlijk plaats waar de techniek zijn debuut zal maken is in het L3-cache, maar ook moet afgewogen worden of de hogere dichtheid voldoende compensatie is voor het gebrek aan snelheid.

Reacties (16)

[Verwijderd]

das niet gek, op een vierkante centimeter is dat 60MB, aan L3 cache.

maar zouden ze niet meerdere lijntjes naar het geheugen kunnen trekken, quad channel zou je al 1600mhz hebben wat een stuk interesanter is en icm ddr opstelling zou je dan op 3200mhz zitten.

[CARman]

Volgens mij ben je dingen door elkaar aan het gooien .........

Door bv Quad channel te werken gaat echt de frequentie niet omhoog, en jammer genoeg zullen ook de latency's niet naar beneden gaan. Wat wel zal stijgen is je bandbreedte, maar zolang de latency nog te hoog blijft schiet je hier niet al teveel mee op.

Daarom zal Dual of Quad channel hier nog niet veel uithalen en ook DDR achtige oplossingen zullen vooralsnog blijven steken op 1 GHZ, waar tegenwoordig ook door AMD al snelheden tot 3 GHz verlangt worden.


Vraag aan Wouter Tinus en de afmetingen van SRAM ........ dat Intel een cel van 0,57µm² gedemonstreerd heeft wil natuurlijk niets zeggen over de totale dichtheid over een groter oppervlak, terwijl hier wordt aangegeven dat Innovative Sillicon hier wel 5Mbit per mm² kan en dus een veel grotere dichtheid kan halen. Hoe kan je nu zo hard stellen dat het voor hun onmogelijk ie om die dichtheid te halen. Zoiets kun je natuurlijk niet baseren op de in het verleden behaalde resultaten van Intel, toch ? Bovendien haal je hier de effectieve dichtheid van AMD erbij, die hier vooralsnog niets mee te maken hebben, zij hebben alleen als eerste en licentie genomen op deze 2-de generatie ZRAM en hebben dat ook in het verleden nog niet eerder toegepast .......... het lijkt me een erg voorbarige opmerking.

[Wouter Tinus]

Waar stel ik dingen hard? Ik zeg alleen dat het me optimistisch lijkt en dat het verschil tussen demonstratie (persbericht) dichtheden en praktische toepassingen groot kan zijn, met Intel als voorbeeld. Innovative Sillicon baseert zijn claims van 5-6 keer hogere dichtheid dan SRAM puur op het aantal transistors - dus celniveau - en daarom neem ik die 5Mbit/mm² ook met een flinke korrel zout.

En AMD heeft er alles mee te maken als de firstposter mensen wil laten geloven dat een Opteron straks makkelijk 60MB L3 kan krijgen. De moeilijkheid van het ontwerpen een cache zit meer in de manier waarop alles aan elkaar verbonden zit dan in de cel die een bit vasthoudt. Dat zijn tot 8 lagen metaal die er bovenop liggen. Als AMD de cel vervangt wil dat nog niet zeggen dat de rest van hun cache-ontwerp magisch even ver verkleind kan worden.

[Mitsuko]

@volkanb: weet jij (en zou je uit kunnen leggen) hoe dual/quad channel werkt? Uit je post denk ik aan het geheugen vanaf vier verschillende plaatsen uit lezen / ernaar wegschrijven.. in het geval van quad channel dus op 1/4 fase, 1/2 fase, 3/4 fase en 1 fase van de kloksnelheid. Lijkt me uit het bericht echter dat het lezen van en wegschrijven naar dit geheugen gewoon makkelijk mis kan gaan, en dat je dus tijd nodig hebt tot je het zeker weet - dan zou tussen de clocks in lezen dus juist niet kunnen omdat je die tijd al nodig hebt voor zekerheid. Maar ik heb dus eigenlijk geen idee hoe quad channel werkt (en ja, ik ben errug lui; misschien zoek ik het later alsnog op)

[Wouter Tinus]

De bus verbreden ('meerdere kanalen') helpt wel om de theoretische bandbreedte te vergroten, maar in de praktijk wordt je o.a. beperkt door een L2-bus die in de K8 bijvoorbeeld maar 128 bits breed is en het feit dat er gemiddeld maar een klein stukje data nodig is, waardoor je een hoop weg moet gooien of het L2 onnodig vervuilt met data die helemaal niet nodig is. DDR-achtige dingen zijn wat dat betreft interessanter, maar die verhogen alleen de snelheid waarmee data de bus op gaat, maar niet de snelheid waarmee een enkele byte uitgelezen kan worden. Een combinatie van 'DDR' en slimme prefetching zou misschien genoeg zijn om ZRAM echt interessant te maken.

5Mbit per mm² direct vertalen naar 60MB per cm² lijkt me trouwens ook te optimistisch. Intel heeft bijvoorbeeld een SRAM-cel van 0,57µm² gedemonstreerd op 65nm, oftwel 1,75Mbit per mm². In de praktijk vinden we in Core2 echter maar ongeveer 0,6Mbit/mm² terug. Het verschil tussen een cel ontworpen voor demonstratie van maximale dichtheid en een voor echte productie en snelheid kan dus behoorlijk groot zijn, in dit geval bijna een factor drie (en dan staat Intel er nog om bekend dat ze veruit de beste caches ontwerpen - de effectieve dichtheid van AMD is altijd veel lager geweest).

[successor]

goh , 400Mhz, een heel laag energieverbruik en een hele hoge dichtheid .... mss iets om in een PDA te steken ?

[KatirZan]

of de vraag naar meer geheugen in een Personal Computer onderhouden

400Mhz met een laag geheugenverbruik is ook erg interessant voor Laptops en inderdaad, andere handhelds.

Eerlijk gezegd denk ik dat ze nu ook aan het kijken zijn naar een verbeterde versie van cache geheugen op een processor Wat er weer voor kan zorgen dat processors minder stroom verbruiken en nog sneller worden.

Tis niet voor niets AMD natuurlijk Ze moeten iets hebben om Intel weer in te halen.

[miw]

AMD maakt meer processors dan alleen de 64 bit high end x86 CPU's. Deze technologie lijkt me meer geschikt voor laag vermogen processors, waar dan toch een relatief grote cache op gezet kan worden zonder verbruik en chip afmetingen al te zwaar te beinvloeden. Denk aan CPU's voor allerlei draagbare apparatuur. Voor dit soort chips zijn verkoop aantallen groter dan die van de high end CPU's..

[supertester]

Het is natuurlijk ook zo dat Zram nog aan de begin van de ontwikkeling staat, als de ontwikkelingen net zo gaan als bij de andere geheugen soorten dan zullen we snel verbeteringen zien en kan het ook meekomen met de nadere geheugensoorten.

Momenteel is de trend ook naar lager energieverbruik, dus kan het best zijn dat omwille van het verbruik de beperkingen gewoon geaccepteerd worden.

[Verwijderd]

L3 cache? Heeft dat uberhaupt nog zin? Kun je dan niet beter het hele werkgeheugen sneller maken? Scheelt weer een berg overhead.

[TheMazzter]

Er zijn al zat CPU's met L3, bv. de opteron.

[4VAlien]

bij mijn weten bestaan er geen Opterons met L3 cache, wel Xeon's en Itaniums.

[Countess]

nog niet, over een maand of 8-9 wel.
de K8L heeft shared L3 cache.

[Daos]

Bij werkgeheugen verbetert eigenlijk alleen de doorvoersnelheid (MB/s). De toegangssnelheid (ms) blijft ongeveer gelijk. Doordat de CPU's steeds sneller worden (GHz), moeten er dus steeds meer klokpulsen gewacht worden voordat de eerste bytes binnen komen.

Door slim gebruikt te maken van cache, is de data wel snel te bereiken. Cache zit namelijk dicht bij de CPU.

Bij geheugen/cache is zo dat als het groter wordt, de toegangstijd ook omhoog gaat. Het is dus niet mogelijk een supergrote en supersnelle (korte toegangstijd) cache naast de CPU te plakken en daarom worden er meerdere levels gebruikt. Bij CPU een kleine en supersnelle, iets verderop een grotere en langzamere etc..


In de toekomst zal het aantal klokpulsen dat nodig is om het werkgeheugen aan te spreken verder toenemen en zullen er veel meer cache levels nodig zijn om dat te overbruggen.

[knirfie244]

men beweert dat meer dan 400MHz mogelijk is. Door een soort ddr-opstelling te bouwen zou men zelfs boven de 1GHz uit kunnen komen.

400M * 2 = 800MHz... of mis ik iets?

[Verwijderd]

[qoute]400M * 2 = 800MHz... of mis ik iets?[/quote]

Nou als ik het goed heb is dat niet helemaal waar.

400M * 2= 2 * 400m Je kan namelijk niet zomaar je snelheid verdubbelen. Dit is alleen mogelijk als je het ook tegelijkertijd uit kan lezen als je dit achter elkaar plaatst dan vergroot je alleen je capaciteit maar niet je snelheid.