Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Door , , 15 reacties

AMD, ARM, Huawei, IBM, Mellanox, Qualcomm en Xilinx hebben zich ten doel gesteld een nieuwe interconnect te ontwikkelen. De Cache Coherent Interconnect for Accelerators moet processors en accelerators van de verschillende fabrikanten aan elkaar knopen.

De Cache Coherent Interconnect for Accelerators of CCIX moet hardwareversnellers toegang tot data geven 'waar deze zich ook in het systeem bevindt', volgens de bedrijven. Het samenwerkingsverband claimt dat hardwareversnelling bij applicaties in datacentra een noodzaak is geworden in verband met voordelen op gebied van verbruik en omvang van componenten. Onder andere bij analyse van big data, machine learning en databasetoepassingen in het geheugen kunnen accelerators voor flinke snelheidswinst zorgen.

Google maakte vorig week bijvoorbeeld bekend zijn eigen Tensor Processing Units ontwikkeld te hebben. Het probleem is dat componenten van verschillende instruction set architectures niet op een consistente manier dezelfde geheugenpool kunnen aanspreken.

Details over de komende interconnect zijn er nog niet, maar de bedrijven streven naar een standaard die voor hogere bandbreedte, lagere latency en ondersteuning voor cache coherence zorgt. De specificatie moet zorgen dat processors op basis van verschillende architecturen eenvoudig data met accelerators als gpu's en fpga's kunnen delen. Er bestaan al enkele standaarden van specifieke fabrikanten voor het delen van geheugen, zoals IBM's coherent processor accelerator interface en Nvidia's NVLink, maar er is nog geen open universele interconnect.

Intel staat niet in de rij van fabrikanten die aan ccix werken. De marktleider voor datacenterchips heeft zijn eigen OmniPath-interconnect en nam vorig jaar de fpga-fabrikant Altera over, wat mogelijk de reden is dat de concurrenten zijn gaan samenwerken.

CACHE COHERENT INTERCONNECT FOR ACCELERATORS

Moderatie-faq Wijzig weergave

Reacties (15)

Een interconnect met cache dus?

Met vergelijkbare problemen is de HSA (Heterogeneous System Architecture) Foundation al lang mee bezig op processor-niveau. http://developer.amd.com/...-system-architecture-hsa/
Zoek op "HSA Cache coherent global address space" voor meer info.
Ja maar dan wel voor het delen van cache tussen verschillende architectures die ook elk hun eigen ISA hebben
Niet zozeer de cache, maar de data zelf. Heel erg simpel gezegd wil men dat je data bedoeld voor de CPU aangesproken kan worden door de GPU (of FPGA). Op die manier hoef je CPU geheugen niet te converteren naar GPU geheugen want de latency natuurlijk flink verlaagd..

GPU accelerators (Nvidia Tesla) welke voor data analyse worden ingezet kunnen op die manier een flinke performance winst boeken.

Maar een interconnect is natuurlijk ook gewoon een zeer chique naam voor een bus architectuur. Echter op plekken waar men vooral FPGA en GPU accelerators inzet, is de CPU zelf niet meer zo belangrijk. In die zin vind ik het positief dat zowel AMD als ARM meedoen met deze bus. Beide willen een groter aandeel verkrijgen op de server markt en (big) data analyse wordt steeds belangrijker.

Minder positief is dat Intel niet meedoet, want dat zal waarschijnlijk betekenen dat er twee standaarden zullen ontstaan, waardoor met meer een protocol wordt dan een standaard..
Het gaat vemoedelijk wel degelijk om de cache. Want voor het externe DRAM is er al zo'n standaard, namelijk gewoon PCI-e. Je GPU kan nu al direct het geheugen aanspreken.

Een tweede reden waarom het vermoedelijk over de cache gaat, is de opmerking over de verschillende "Instruction Set Architectures". Dat is sowieso een incorrecte opmerking; de ISA is volledig irrelevant voor zowel cache als geheugen. Maar de cache bus is wel degelijk architectuur-afhankelijk terwijl main memory de JEDEC DDR standaard gebruikt.

Het helpt om te beseffen dat AMD en Intel de x64 ISA delen, maar verschillende architecturen zijn. En op dezelfde manier delen ARM-chips wel een ISA maar niet noodzakelijk dezelfde architectuur.
Als we naar ARM's bestaande CCI kijken, nl CoreLink 400, wordt het DDR wel via CCI aangesproken als ik het plaatje snap:

http://www.arm.com/assets/images/CoreLink-CCI-400.png
Ja met cache bedoelde ik natuurlijk de data in de cache, anders is er geen voordeel aan natuurlijk, dan kon je beter de ingebouwde cache van elke processor gebruiken :)
Het gaat er om al de caches van de verschillende processoren gesynchroniseerd te houden. 'cache coherence'
Mooi! Het einde van modulaire systemen die wij kennen komt naderbij.
Nier perse toch? Aangezien dit een connector is die de modules/componenten beter met elkaar laat communiceren i.p.v. vaste(domme) paden.
Er zijn tegenwoordig wel meer systemen beschikbaar met verschillende gekoppelde accelerators met 1 of meerdere zogenaamde cpu's, dus dit nieuws verbaast me nogal.

Edit: typo

[Reactie gewijzigd door amikaal op 25 mei 2016 14:04]

Op wat reageer jij? Het gaat hier om verschillende accelerators aan elkaar te hangen aan 1 of meerdere cpu's.
Ik snap de vraag niet helemaal eerlijk gezegd.
Hm, ik vind 'maken' en 'het doel stellen om te ontwikkelen' toch wel heel verschillend. Dacht even dat ze plotsklaps ook een interconnect hadden.
Heette dat vroegah niet gewoon fat agnus 8-)
https://en.wikipedia.org/wiki/Original_Chip_Set
[...] a chipset used in the earliest Commodore Amiga computers [...] models built between 1985 and 1990 [...]
Agnus is the central chip in the design. It controls all access to chip RAM from both the central 68000 processor and the other custom chips, using a complicated priority system. Agnus includes sub-components known as the blitter (fast transfer of data in memory without the intervention of the processor) and the Copper (video-synchronized co-processor).
Later revisions, dubbed 'Fat Agnus' [...]
Soort van ja, zoals elk standaard chipset met 'north-bridge', ook die werkte als centrale chip in de busarchitectuur alleen dan binnen ÚÚn bepaald chipset.

Het nieuws is hier vooral de gevolgen (als in producten) die deze samenwerking tussen de verschillende deelnemers zal opleveren.

Op dit item kan niet meer gereageerd worden.



Nintendo Switch Google Pixel Sony PlayStation VR Samsung Galaxy S8 Apple iPhone 7 Dishonored 2 Google Android 7.x Watch_Dogs 2

© 1998 - 2016 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Carsom.nl de Persgroep Online Services B.V. Hosting door True