Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Door , , 43 reacties
Bron: IBM

IBM heeft een nieuwe techniek ontwikkeld om de onderdelen van chips niet alleen naast elkaar, maar ook boven elkaar te kunnen plaatsen. Op die manier moeten de chips sneller en zuiniger kunnen opereren.

Door minuscule gaatjes in het silicium te boren en deze op te vullen met metaal, kunnen verschillende 'verdiepingen' van de chip met elkaar communiceren. Op die manier kan bijvoorbeeld geheugen rechtstreeks op de rekeneenheid gemonteerd worden, zonder dat er draadverbindingen gelegd moeten worden of aparte chips op de pcb gezet moeten worden. Lisa Su, belast met de leiding van de halfgeleiderstak van Big Blue, is ervan overtuigd dat de ontdekking heel wat nieuwe mogelijkheden opent. De technologie zou nog dit jaar gebruikt kunnen worden om energiebeheer voor draadloze toepassingen efficiënter te maken, waarmee een energiebesparing van veertig procent gerealiseerd kan worden. Door het energiebeheer op een extra verdieping op de communicatiechip te beheren, gaat er minder energie verloren bij de communicatie tussen het energiebeheer en de communicatiechip zelf. Op termijn wordt zelfs de implementatie in volwaardige processors niet uitgesloten.

Wolkenkrabbers voor bits en bytes
Moderatie-faq Wijzig weergave

Reacties (43)

Oei wat origineel.

Is dat niet de manier waarop de voor en achterkant van een dubbelzijdige printplaat met elkaar worden verbonden?

een metalen pennetje of soldeer door een gaatje dat in de printplaat is geboord.

Dit is wel een geval van erge 'prior art' , of zullen die chipontwerpers nog nooit een printplaat in handen gehad hebben?
Een chip benaderen als ware het een printplaat is volgens mij toch iets moeilijker dan jij het laat uitschijnen.
Idd, een van de grote problemen is dat het gebruikte silicium erg dun is of dun gemaakt moet worden. De productie is daarom ook erg lastig.

Nieuw is het niet, Samsung is ook al een tijd bezig met dit concept van stapelen (wafer-level stack process). Ik meen dat ze daar van plan zijn om 21 lagen met flashgeheugen op elkaar te leggen (ze zijn er al in geslaagd om 8 lagen op elkaar te leggen).

edit: link toegevoegd en info toegevoegd
Niet alleen Samsung en IBM, ook TSMC, Hynix, etc.
Ik begrijp dat het een stuk moeilijker is je moet bijv de lagen van elkaar isoleren, warmteafvoer optimaliseren.

Mijn commentaar betrof alleen de methode van verbinden, het is gewoon een standaard techniek, en niet zo revolutionair als ze het willen doen voor komen.

De details verschillen, maar het principe is hetzelfde...gaatje boren en daar de verbinding door aanlegen.

Het thermische probleem is veel groter, de ontwikkelingen met geleidende diamantlagen is daar een goede ontwikkeling daar diamant een van de best warmte geleidende materialen is.
Het stapelen van complete die's is niet nieuw. IBM stapelde al dikke-filmcircuits in de jaren 60. Dit is een techniek waarbij niet de hele 'die' maar enkel de lagen met actieve componenten over elkaar gebakken worden. De gestapelde lagen zijn elk een paar honderd nanometer dik, in plaats van tienden van millimeters.
idd volgens mij bestaan er al zat manieren om de lagen op elkaar te plakken. Wat er precies nieuw is :S geen idee
Ook in single chips wordt een soortgelijke techniek gebruikt. Al ooit van "via's" gehoord? Dat zijn metalen verbindingen tussen de verschillende lagen in de chip.
In dit geval zijn het dus een soort via's tussen twee boven elkaar gestapelde chips.

Warmte zou wel eens problematisch kunnen zijn, tenzij men bv een goede warmtegeleider tussen de twee chips kan sandwichen (zoals koelpasta tussen koeler en chip).
het is niet het idee
maar de uitvoering
de afmetingen zijn denk ik iets anders
Maar geeft dat geen problemen met koeling?
Er wordt gezegd dat er een energiebesparing van 40% gerealiseerd kan worden, dus laten we ervanuitgaan dat dat ook minder warmteproductie oplevert.
Men heeft het over energiebesparing. Als ik het goed lees heb je nu 2 chips nodig en dadelijk 1.

2 chips gebruiken zeg ieder een waarde 100 aan energie = 200 besparing is 40%= totaal energieverbruik van de nieuwe chip (2in1)120

De nieuwe chip verbruik misschien minder energie ten opzichte van 2 chips echter de chip zelf verbruikt 20% meer en zal dus warmer gaan worden.
Mits je dus genoegen neemt met een gelijke performance, dan kun je dus 2 veel zuinigere chips combineren met gelijke performance die toch 40% zuiniger is ........ dan die 2 kleintjes al waren. Dikke kans dat die 2 kleintjes bij elkaar al zuiniger waren dan die ene superperformer, en dan kom je onder de streep dus nog een tikje gunstiger uit.

Aangezien in een chip zo'n beetje alle energie in warmte wordt omgezet, mag je ook aannemen dat ie evenveel minder warmte opwekt dan zijn enkellaags voorloper.
als die chip toch niks nuttigs met z'n energie doet, waarom draait ie dan niet op veel lagere voltages? storingsgevoeligheid? :?
Als de energiebesparing van 40% gaat over de makkelijkere communicatie tussen verschillende delen van chips of chips op zich, zou dat waar zijn voor delen van chips, maar niet van chips op zich, gezien de vermindering van energieverbruik buiten de chip zou gebeuren.
Je gaat natuurlijk geen geheugen bovenop de core van een moderne CPU plaatsen...
En waarom niet? Een core van de x86 architectuur bestaat meestal al uit een pak geheugen. Registers, caches, etc.

Traditionele place and route in chips is al heel moeilijk 2D. Rekening houden met een extra dimensie is een heksentoer maar is reeds in ontwikkeling.

Dat de koeling hierbij herbekeken moet worden op termijn is wel zeker. interne heatpipes of kanalen zijn een mogenlijkheid...
misschien moeten ze wel mini-heatpipes in de chips gaan bakken...
Traditionele place and route in chips is al heel moeilijk 2D. Rekening houden met een extra dimensie is een heksentoer maar is reeds in ontwikkeling.
die extra dimensie is er wel in de fysieke realiteit, maar schematisch gezien blijft alles even 2D, toch..?
Goeie vraag ben daar ook benieuwd naar idd.
Beetje rare nieuws post eigenlijk.
Het probleem is nooit meerder lagen geweest.
Het probleem ligt altijd bij eht afvoeren van de warmte van de onderliggende lagen.
Kijk naar een normale moederbord die zijn meestal al opgebouwd uit 7 tot 9 lagen. De verschillende lagen zijn met elkaar verbonden door kleine pennetjes. Ook verschillende 'flash' geheugensoorten bestaan al uit meerdere lagen.
Ik denk dat je twee dingen door elkaar haalt.
Printplaten, waar dit al lang wordt gedaan, zijn in vergelijking heel groot. Om het multi-lagen kunstje te flikken op nanometerschaal is heel wat anders, en daar gaat dit artikel over.
Bij meerlaags printplaten heb je alleen sporen op de verschillende lagen. De componenten zitten alleen op de buitenste lagen. Dit wordt ook al heel lang gedaan in chips, meerlagen interconnectie.

Wat hier gedaan wordt, meerdere lagen chips op elkaar, zou je daarom moeten vergelijken met meerdere printplaten (met daarop componenten) op elkaar plakken. Dit laatste is fysiek niet mogelijk door de grote van de componenten op de printplaten.

Het stapelen van chips is dus absoluut niet te vergelijken met meerlaags printplaten.
maar volgens mij worden chips ook al op elkaar gestapeld als ik het goed heb? Die worden dan aan elkaar gelijmd en door middel van het etsen van bepaalde gebieden kunnen ze deze dan aan elkaar verbinden
Voor de meeste chips zal de warmte geen probleem zijn. Voor CPUs en GPUs zal het waarschijnlijk een ander verhaal zijn. Of ze plaatsen de hete chip boven en de koude chip onder.
Voor bepaalde chipsets kan de warmte ontwikkeling omlaag worden gebracht omdat er (zoals IBM bericht) chips worden samengevoegd. De communicatie tussen de chips behoeft dan minder zware driveruitgangen en dat scheelt aanzienlijk in vermogensdissipatie.
tussenliggende heatplates (een dunne heatpipe :) ) ?
hehe, hmmm ff denken hoe was het ookal weer. een chip is ideaal opgebouwt met alleen maar transistoren, geen weerstanden. Een weerstand is gemiddeld 40x groter dan een transistor. En om een weerstand te kunnen maken op sillitium moet je gaan vervuilen(dat kost ook vermogen). Hmm dus als je de verbindings lijnen kan inkorten(tussen transistoren en systemen) kan je dus verliezen inperken. Alleen denk ik niet dat dit echt van toepassing is op high preformance chips.

Leuke ontwikkeling, ik zou er meer over moeten lezen. Eigelijk. hehe
Er wordt gezegd dat er een energiebesparing van 40% gerealiseerd kan worden, dus laten we ervanuitgaan dat dat ook minder warmteproductie oplevert.
Hmmm je hebt gelijk, komt door dat weerstand gezeik, trouwens nu ik er over na denk. Doordat er minder warmte productie is. Heb je ook minder last van weerstand drift en dat resulteerd weer in minder verliezen. lolz. Damn ik weet hier te veel van af. :( zucht
En dan tóch er zo bescheiden onder blijven hea? ;)
En ik altijd maar denken dat CPU-chips sinds de 8086 al uit verschillende lagen bestonden. Ik zal ooit wel ergens iets gelezen hebben wat niet klopte.
Dat klopt ook. Transistoren worden opgebouwd volgens lagen, waarbij telkens verschillende maskers gebruikt worden om selectief delen op de chip te kunnen etsen/oxideren/metalliseren/polysilicium te laten groeien. Verder zijn er ook nog een hele hoop metalen verbindingen onderling tussen de verschillende transistoren. Die worden bijgevolg in meerdere lagen uitgevoerd (de via's waar ik hierboven over sprak zijn dus de verbindingen tussen die verschillende metaallagen).
Er was ook al een techniek om chips als legoblokjes op elkaar te stapelen.
Wat ik vooral intresant vind is dat, door de mogelijkheid, om chips op te delen, je eigenlijk een hogere yield kan bereiken, door dat je nu niet meer de hele chip moet weggooien.
Het testen van zo'n stukje chip is wel een stuk ingewikkelder.
Ik vraag me trouwens af, waarom intel de cache niet losbakt, en er dan naast plakt, zals ze ook met hun oude duals deden. Het principe is al gedaan bij de PII, maar die slot procs waren duur om te maken.
Een hogere yield gaat alleen op als je de chips test voordat ze in een package zitten (wafertesten = duur). Als je test nadat ze al in een package zijn geplaatst, zal de yield juist omlaag gaan, omdat je de hele stapel weg kunt gooien als er een chip slecht is.
Over het algemeen zal een single die de voorkeur hebben omdat dit normaal gesproken goedkoper is. Meerdere chips in een package lijkt me vooral interessant als je veel ruimte nodig hebt of chips moet fabriceren die verschillende IC processen nodig hebben.
Binnenkort ipv de cell processor de "cube" processor! :)
Wat stelt de chip op het plaatje precies voor? Ik vind 'het' wel erg groot namelijk?
Een nieuwe 9 core met 220V 16Amp aansluiting. de brede strip aan de zijkant is de aard aansluiting.
edit:
Was grappig bedoeld hoor ;)
Dat is een wafer... waar chips in gemaakt worden :P
Das geen chip maar een wafer waaruit chips worden gesneden/gezaagd.
En eindelijk wordt er wat gedaan met de leegte (die er meestal wel is) in de computerkast...

Tenzij je een Mac-mini hebt :P
huhm? denk jij aan 20 cm hoge chippies ofzo ;)
Of een koeler aan beide zijden :)

Op dit item kan niet meer gereageerd worden.



Apple iOS 10 Google Pixel Apple iPhone 7 Sony PlayStation VR AMD Radeon RX 480 4GB Battlefield 1 Google Android Nougat Watch Dogs 2

© 1998 - 2016 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Carsom.nl de Persgroep Online Services B.V. Hosting door True